摘要：给出了一种应用于高速流水线A/D转换器的数字延迟锁相环电路。该电路的锁定过程采用顺序查找算法,设计了锁定检测窗口,用来判断延迟后的输出时钟信号是否满足锁定条件,根据检测结果即时调整延时大小,能有效避免误锁现象,准确完成延迟锁相功能。该数字延迟锁相环采用SMIC 0.18μm 1.8VCMOS工艺实现,频率范围为40～250MHz。在输入最大频率下,仿真的锁定时间约为690ns,抖动约为1.5ps。

摘要：为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好。在监测相位差时利用一种新的相位选择方法,配合相应的控制逻辑电路,完成DLL的快速锁定,通过调整延迟单元的延时、个数及相应控制电路的大小,实现宽范围的相位锁定。SMIC 0.18μm CMOS工艺下的仿真结果表明,本设计能够在18个周期内完成输入时钟和输出时钟的相位同步,锁定范围是25MHz^300MHz,最大时间抖动为35ps。

摘要：为了优化GPS接收机数字信号基带处理过程,提高伪距测量精度和GPS定位精度,需要从解扩解调的角度,建立相应同步环路的数学模型,分析GPS接收机基带数字信号处理算法。采用循环相关法作为信号捕获方法,采用Costas环作为信号跟踪方法,在MATLAB环境下实现了相应的算法设计、验证与仿真。验证结果表明这种算法能够为软件CPS接收机提供快速捕获及跟踪能力,是一种适用而高效的软件CPS接收机处理算法,对于开发GPS接收机产品以及开展相关领域的研究工作都具有重要的意义。

摘要：在卫星定位接收机中,伪码跟踪的精度直接影响定位精度。介绍了延迟锁相环及其数学模型。在对比分析等量采样和非等量采样条件下延迟锁相环跟踪精度的基础上,提出了采用非等量采样延迟锁相环的伪码跟踪数字实现方案。该方案复杂度低,易于实现。实验结果表明该方案对码速率为10.23 MHz的伪码跟踪精度可达1 ns,实现了伪码的精确同步。该设计已应用于卫星定位接收机的研制开发中。

摘要：针对普通延迟单元电路在PVT变化时延迟时间变化大的现象，设计了一个基于数字延迟锁相环结构，延迟时间不受PVT影响的可编程延迟时间电路。该电路的创新点主要有采用全数字电路设计，具有通道的可扩展性，其功耗低、锁定时间短。