摘要：针对GSM/TD-SCDMA双模系统的信道估计问题,设计一个32/128点可配置的FFT/IFFT处理器。采用一种新的4路MRMDF结构同时处理4路信号,并支持4路多输入多输出系统。仿真结果表明,该处理器能以较少的硬件消耗使数据吞吐率提高4倍,在110 MHz的时钟下,功耗仅为46.8 mW。

摘要：通过将并行处理方法引入流水线LMS(PIPLMS)算法的设计,提出一种新的并行PIPLMS算法,与常规PIPLMS算法相比,提出的算法具有更小的流水时延,更高的数据吞吐率,更快的收敛速度和更大的保证算法收敛的步长因子μ选择范围,同时对具有相关性的输入具有一定的去相关作用,特别适用于滤波器阶数高,要求系统收敛速度快的应用场合,也便于系统硬件设计。

摘要：如果配置FPGA的位流很大,存储位流的存储器就会需要更大的空间,同时配置时间也会很长。为了节约存储空间和提高配置速度,提出了一种解决途径,即在存储芯片(比如Flash存储器)内嵌一个解压缩结构。为了实现这个目标,讨论了两种压缩算法:PDLZW和LZSS。通过对这两种算法的改进,使其适合设计的要求:好的压缩比,解压缩器消耗硬件资源少和有较好的数据吞吐率。实验表明,提出的压缩和解压缩算法,不仅可以减少近30%的存储空间,还能提高将近一倍的数据输出速率。

摘要：针对当前国内大多数雷达目标模拟器不能模拟大时带宽积合成孔径雷达(SAR)目标回波问题,提出了一种SAR目标模拟器硬件平台架构,采用FPGA控制DDRII存储器来存储和输出数字回波,通过数模转换后可以输出带宽150 MHz以上模拟回波信号。由于主机与目标模拟板通信采用CPCI总线,其数据吞吐率比采用USB接口的注入式SAR目标模拟器高。该平台可以3个通道同时输出不同信号,因此可模拟聚束、条带和扫描SAR等工作模式回波。测试结果表明该平台满足系统指标设计要求。

摘要：Inmos 公司开发的单片微计算机Transputer 将硬件结构设计与软件语言开发融合在一起,这使得T414(32位Transputer)具有较高的单位芯片面积数据吞吐率及良好的并发操作支持.这种设计策略已引起广泛注意.这里从设计策略,指令集合及体系结构几方面讨论其设计特点.

摘要：在对高清和超高清视频进行压缩时,编码效率不再是衡量视频压缩技术的唯一指标,为了提高视频编码器的处理速度和降低其功耗,数据吞吐率已经成为衡量视频压缩技术优劣的重要指标。作为AVS2的核心模块之一,熵编码模块在去除信源符号的统计冗余方面有着不可替代的作用。然而,在AVS2熵编码模块的设计过程中,由于没有充分考虑到数据吞吐率这一性能指标,使得其熵编码模块包含非常紧密的编码依赖关系,严重地限制着其数据吞吐率。为了解决这个问题,本文从3个方面对AVS2的熵编码模块进行了优化设计。首先,本文提出了一种快速的,与标准兼容的算术编码引擎归一化方法。该方法仅仅需要一次查表操作即可完成归一化过程。其次,本文提出了一个快速的bypass bin(概率等于0.5的二进制符号)的编解码过程,使得编解码bypass bin仅仅需要移位和加法操作即可完成。最后,本文改进了AVS2中变换系数的编码过程,来最大限度地降低变换系数之间的编码依赖关系。实验结果表明,上述3个技术可以极大地提高AVS2中的熵编码模块的数据吞吐率,同时性能损失也比较小。

摘要：本文阐述了运用Motorola公司的64位网络通信处理器——DMPC8250和TI公司的DSP芯片——DTMS320C6202,来设计高速虚拟专用网(VPN)。该方案解决了内网、外网、公网三者之间数据的传输的安全性和更高的数据吞吐率,从而提供了高的服务质量。

摘要：前言在IP层实现数据加密具有密钥协商开销小、应用程序及上层协议透明等优点,通常采用在NDIS层与IP层之间插入一个垫片层来实现对发送数据的加密及接收数据的解密(其逻辑结构如图1所示);但当主机的负载加重,而且有大量的数据需要处理、发送或接收时,如上设计将明显影响系统效率.

摘要：　　在可控震源地震勘探中,实时相关叠加器是必不可少的重要仪器.它的主要功用是将记录的地震信号与震源的扫描信号在采集现场进行实时相关叠加处理,从而得到可用的地震勘探资料.实时相关叠加器作为一种实时现场数据处理机有两个最重要的指标.一个是数据吞吐率,其二是使用硬件的多少,如何使用最少的硬件而获得最大的吞吐率一直是设计者追求的目标.……

摘要：流水线技术是FPGA设计速度优化的有效方法之一。通过不同流水线级数和不同位宽的加法器和乘法器综合数据的对比,说明在用FPGA实现数字信号处理硬件化运算中流水线技术的有效性和选择方法。对流水线应用中设计方法的选择、流水线首次延时和寄存器触发时间、嵌入式存储器块的使用、控制流水线和数据流水线的划分等需要注意的关键问题进行了简要分析。