摘要：为了减少测试成本,基于片上数字化的思想,提出复用片上DAC和ADC数模混合片上系统模拟芯核并行测试结构.自保持模拟测试接口可暂存模拟测试激励和测试响应,减少每个测试端口添加的DAC和ADC所产生的额外面积开销,实现芯核级多端口测试和系统级的多核并行测试.采用流水线式并行测试结构减少DAC输出测试激励的等待时间;并进一步分析了模拟测试外壳的测试成本评价方法和优化问题数学模型,在此基础上设计测试成本优化算法,得到优化的模拟测试外壳组分配方案.实验结果表明,文中提出的模拟芯核测试结构对精度的影响小于0.25%,对测试时间可优化40%以上.

摘要：为了降低数模混合片上系统(system on chip,SoC)的测试成本,基于片上虚数字化,提出了并行模拟测试外壳组设计,用数字自动测试设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础上,建立了数模混合SoC测试调度优化问题模型,提出了一种基于递增生成的数模联合调度算法PADCOS,该算法具有复杂度低和优化效率高的优点。该文扩展并提出了用于验证数模混合SoC调度算法有效性的ITC 02m标准电路。实验在ITC 02m标准电路上采用PADCOS算法得到了数模混合SoC的优化调度方案,实验结果证明提出的并行测试外壳组相比于串行测试模式对测试时间的优化效果在30%以上。

摘要：电力通信系统中广泛应用了数模混合片上系统SoC芯片。数模混合SoC高昂的测试成本成为制约其进一步应用的瓶颈。本文基于片上虚数字化的思想,提出了并行模拟结构设计,用数字ATE设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础上,本文提出了两种与模拟测试外壳组(WCS)相适应的测试访问机制(TAM),并对两种TAM的构建方法和适用性进行了分析。本文对SHATI设计进行了版图级实现,验证了其对不同频率测试激励的适应性,实验证明,试用SHATI设计对于测试结构面积开销的优化在90%以上。