摘要：针对数字电路设计中高性能数据通路设计实现的广泛需求,基于再生逻辑块以实现提高的吞吐量[1]的设计实现方法,提出一种该方法所需的整数分频/使能信号的电路和设计实现。相对于传统分频电路中设计繁琐,占用片上资源较多等缺点,提出的电路和设计方法具有设计简单,易于实现,节约设计资源,节省功耗,并且具备可根据再生(复用)逻辑块的配置动态调节分频信号或者使能信号的分频比和占空比的特点。

摘要：在电子系统的设计中经常需要对输入时钟信号进行分频,以满足不同系统设计模块的需要。分频方法很多,但设计方法简单且具有一定通用性的较少,而在基于CPLD(复杂可编程逻辑器件)的系统设计中,利用时钟的上升沿和下降沿控制计数器产生两路输出波形,对这两路波形进行逻辑或操作,进而可简易实现对输入时钟信号进行任意整数和半整数分频,其中整数分频为等占空比,半整数分频的高低电平只差半个输入时钟周期。

摘要：设计了一种基于除2/除3级联技术的可编程整数分频器。通过对其结构上的修改,明显扩大了分频比范围。同时利用在高频段采用电流模式逻辑(CML)结构和在低频段采用改进的真单相时钟(TSPC)结构进行分频,提高了分频器的工作频率。最后,基于SMIC40nm CMOS工艺,采用Cadence Spectre工具进行仿真,该分频器能够在16～127的分频比范围内对频率范围为0.5～5GHz的输入信号进行正确分频,其版图面积为107×275μm。

摘要：本文给出了分频技术通用模型。并结合最新的一些分频技术,提出了一种基于FPGA全新的分频系统的设计方法,简单的介绍了设计的思路、原理及其算法,并对该方案的性能进行了分析,给出了仿真波形,RTL综合电路图。

摘要：介绍了一种Ku波段小步进低相噪频率源的设计,频率源是通信、雷达、仪器、空间电子设备和电视等电子系统的心脏,其性能好坏对整个系统有着关键作用。介绍了一种基于数字锁相技术和混频频率合成技术的方案,分析了各项指标,最终完成了12XX8～13XX8MHz步进10MHz,相噪-99dBc/Hz@1kHz,杂散抑制-68dBc,谐波抑制-50dBc,频率切换时间45μs的频率源设计。本设计将整数分频和小数分频优缺点相互结合,也可以拓展到频率更高更为特殊的频段,为现代雷达、电子干扰与对抗等电子系统的频率合成器提供了低成本、低功耗和高性能的解决方案。

摘要：讨论了应用于 5GHz无线局域网 (WLAN)射频收发机的频率合成器的设计。该设计以一个 4阶II型电荷泵锁相环为基础 ,采用整数分频的频率合成方式。环路的参数首先通过系统级的建模和仿真确定 ,各电路模块使用TSMC 0 .18μmCMOS工艺设计。整个频率合成器已通过电路级仿真并交付流片。

摘要：介绍了FPGA/CPLD器件的特点,并通过Altera公司的QuartusⅡ4.2软件开发平台,利用VerilogHDL硬件描述语言输入方式和原理图输入方式,给出了可预置任意整数分频器、半整数分频器、小数分频器及具有时序关系的多路分频器的设计方法。

摘要：在介绍整数分频、半整数分频算法的基础之上,提出了小数分频的基本算法和改进算法,并通过VerilogHDL语言实现了编程,在QuartusⅡ环境下进行仿真实验,且在Altera公司的芯片EPM240T100I5上得到了实现.实验结果表明:在CPLD/FPGA上完全可以实现整数和半整数分频,也能实现统计平均意义上的小数分频.

摘要：宽带低相噪本振频率合成电路在无线信号接收机中具有重要作用,但传统的频率合成电路需要取样本振环路、预调谐辅助环路等电路来计算取样本振频率、取样次数、预置电压等参数。针对多环锁相实现宽带低相噪本振频率合成的电路和控制过于复杂的问题,提出了一种单环锁相的宽带低相噪频率合成锁相环方法。使用压控振荡器(VCO)输出与高分辨率频率信号混频下变频,得到频率间隔较大的可变频率信号,并经可变整数分频后,得到高频鉴相信号。通过优化和平衡单环锁相频率合成系统的鉴相频率和分频比实现宽带低相噪本振信号具有较好的相位噪声水平。测试结果显示该文提出宽带低相噪频率合成锁相环的相位噪声可以达到-120dBc/Hz@20kHz。