摘要：《义务教育数学课程标准(2022年版)》十分强调数与运算的一致性。教师以人教版教材三年级下册“除数是一位数的除法”单元为例,通过“提炼单元核心概念、构建单元教学序列”进行单元整体教学的思考与设计,凸显内容的整体性和原理的一致性,促使学生从知识系统化走向思维结构化。

摘要：为改良处理机中除法的算法表现,使用SRT-4实现对SRT-64算法的模拟,用Verilog设计并实现一个整数除法器。设计通过对数据的预处理,以SRT4算法为基础,每个周期3次迭代,等效于基数64位数的递归除法。在商的位选中加入并行中间值,对中间数据处理进行冗余计算。运算的最终延迟通过数位循环数加上一些额外的循环,用于规格化和商位的数据写回,相比SRT-16算法降低硬件的复杂度,缩短运算的时钟周期。通过在SMIC180下的工艺库完成综合仿真,得到面积和时序报告。

摘要：微处理器中完成一条有符号除法指令需要6个~38个周期。跳过符号处理直接用补码参与运算,可以节省符号处理的3个周期,从而提高除法器性能。为此,提出补码不恢复除法,将其运用于整数除法并给出算法证明,研究商的修正问题并给出解决方案。实验结果表明,该除法器在TSMC 130 nm工艺下的面积为12 687μm2,完成一条有32位符号整数除法只需要2个~34个周期,相当于仅以多16%面积的硬件代价提升35%的有符号除法性能。

摘要：2022年版课标提出“体会数的运算本质上的一致性”。那么,学生能否在分数除法的算法探索过程中,对整数除法、小数除法和分数除法的运算一致性有所感悟?如果学生理解整数除法、小数除法的算理后,在“分数除法”单元进行主动迁移,会是怎样的思维路径?对于以上问题,我们展开了研究。

摘要：提出了十进制整数除法的VHDL设计方法。运用有限状态机,通过移位,循环减法,能高速地实现整数除法运算,并能预定计算精度。如果系统时钟为50MHz,进行10位有效位数的十进制除法,其最长运算时间为2.2μs。

摘要：传统整数除法算法采用多次相减的方法来实现运算,相减的过程耗费了大量时钟脉冲,而且对运算结果的最后一位没有进行处理。针对传统的整数除法器,提出一种基于Verilog计算精度可调的整数除法器的设计方法,运用移位、循环减法和四舍五入的方法对数据进行处理,提高了处理速度和精确度。用Cadence公司的NC-Verilog仿真器对所设计的除法器进行仿真验证,结果显示该除法器达到了预期功能。

摘要：在整个小学数学的学习过程中,整数除法的学习并不是由单独的一节数学课来完成的,整数除法的学习贯穿了二年级和三年级的整个过程。本文主要分析了北师大版二年级和三年级数学教材中整数除法的学习部分所涉及的分一分、横式记录、竖式记录的设计结构与意义,并给出授课建议。

摘要：“数的运算”是小学数学学科的核心内容,而“两、三位数除以一位数”是其中的重要组成部分。它在整数除法中承上启下:既是表内除法的自然延伸,更是除数是两位数乃至更多位数除法的基础,它开启了学生对于除法计算法则的探索和理解。

摘要：一、教材背景分析 从分数的起源看,分数往往产生于人们分东西不能整分的状况下,它建立在平均分的基础上,是除法运算的结果,是与自然数有区别的一种新数.从分数在教材的编排看,分数是学生在学习了整数除法的基础上进行教学的,为后面小数、百分数、比概念的学习以及分数的意义、性质等内容奠定基础,在教材中具有重要的地位.

摘要：针对子集和问题,文中提出了一种快速算法。该算法设计运用了整数带余除法和生日问题的原理。理论分析表明该算法时间复杂度为O(n2),其正确率为1-(T-2/T-1)n2m。随机试验显示,该算法在时间效率上明显优于传统指数时间复杂度算法,且对大集合问题具有很高的正确率。