摘要：文章分析了新一代视频编码标准H.264的整数dct变换的原理和快速算法。介绍了一种采用FPGA实现整数dct变换模块的设计方案,提出了一个完整的硬件电路结构设计。模块采用全硬件实现,用VHDL语言描述了该模块的硬件结构。仿真结果表明,可在四个时钟周期内完成一个4×4块的二维整数dct。

摘要：通过程序设计实现了基于整数dct的无损压缩算法,适用于遥感图像压缩。该算法对遥感图像进行整数dct无损变换,用算术编码对变换系数进行了压缩。测试结果证明,相比于现有的基于dct的无损压缩算法,压缩率有了一定的降低,对于遥感图像的压缩效果要好于普通无损压缩算法,可以在同一个系统中同时实现图像的无损/有损压缩,有一定的实用价值。

摘要：在分析"类整数dct"变换基生成规则及其优越综合性能的基础上,设计了一种基于硬件流水线的"类整数dct"变换快速并行算法的硬件结构,用加法和移位操作实现整数乘法。该设计结构简单、运算速度高、易于与微处理器系统接口,类整数dct变换及其快速硬件流水算法的获得,为进一步降低视频编解码器的复杂度,提供了一个有价值的参考方案。

摘要：H.264/AVC视频压缩标准采用了4×4整数dct变换和量化方法,避免了数据失配并提高了精度,具有较高的编码效率。本文分析H.264整数dct变换和量化算法,将dct变换转换为两次快速蝶形运算,减少了计算量,并用Verilog硬件描述语言编程实现整数dct变换和量化功能,利用QuartusII进行综合和仿真,得到正确的结果。本设计具有54.54MHz的时钟频率、较低的资源消耗和功耗。

摘要：针对面向图形的多台阵列架构,提出一种实现H.264/AVC视频编码的整数离散余弦变换并行处理算法。利用整数离散余弦变换蝶形快速变换,设计通过16个处理元并行工作的算法程序,将程序映射到面向图形的多台阵列架构仿真模型中进行整数离散余弦变换并行化运算。仿真结果表明,该算法完成一次整数离散余弦变换运算只需66个时钟数,相比于串行运算提高了77%,实现了整数离散余弦变换的并行化。

摘要：改进了一种dct快速算法,使之可用于降低H.264中整数4×4 dct的复杂度.考虑到Laplacian模型不能准确地描述实际的H.264 dct系数的分布,定义了3类简化块,并用统计分析的方法分别建立了这3类块的系数分布模型,进而提出了一种基于新模型的快速dct算法.设计了简化块的蝶形算法,并分析、比较了所提出的2种快速dct算法的复杂度.以后者为基础,设计了一种dct复杂度可分级机制,以调节不同计算能力平台上的4×4dct的复杂度.实验结果表明,该算法能够准确地按照设定目标控制dct复杂度,且保证编码性能.

摘要：为了满足下一代视频压缩标准HEVC中定义的四种不同长度dct变换的要求,提出了一种灵活的dct变换的VLSI架构。从dct系数矩阵分解算法推导出可用于不同长度的一维dct变换的硬件架构,在保持数据吞吐量不变的情况下,能够支持4,8,16,32点等不同长度的dct变换。采用130nm工艺库综合后,得到电路的最高工作频率为131 MHz,能够支持HEVC标准的4k(4 096×2 048)高清视频进行60帧每秒的编码处理。

摘要：基于自适应块划分尺寸变换(ABT)和8×8整数dct(Idct)与量化的实现算法,改进了现有的4×4整数dct与量化算法。利用两种变换算法可合并性和量化的相似性,设计了可复用ABT和量化器的硬件电路,并使用Verilog语言对该设计进行了超大规模集成电路(VLSI)实现,采用SMIC 0.18μm工艺,综合后的电路关键路径最大延时为11.94 ns,电路面积为1.20 mm2。实验对比结果表明,本设计在基本不增加面积的情况下,使得原来只能处理8×8的Idct和量化器也能处理4×4 Idct与量化,增强了硬件电路的适应性,同时也提高了系统的灵活性。

摘要：为了实现基于DSP的H.264视频编码器的实时性能,提出了一系列优化实现方法。首先结合TMS320DM6437硬件特点,描述了X264代码向TMS320DM6437平台的移植过程和优化方法,重点介绍了整数dct变换和量化的线性汇编编写及汇编级优化。实验结果表明,本编码器实现了cif格式视频的实时编码,Dl格式视频的编码速率也达到了18 fps,基本满足视频监控系统中编码器的需求。