摘要：传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大化压缩动态时序裕量从而获得性能提升。搭建了时序分析平台自动化获取指令时序;设计了一种时序编码策略,在不增加硬件开销的基础上将时序信息通过指令编码传递到硬件,并在硬件层设计了时序译码及仲裁电路,根据指令时序编码相应调节时钟周期,从而实现了指令级动态时序裕量压缩。在一款基于RISC-V指令集的超标量处理器上完成所提方法的仿真验证,结果表明,相比传统设计方法,通过该方法最高可获得31%的性能提升。

摘要：在前面的两篇文章中,讨论的重点是DDRSDRAM存储器的工作方式和一般布局指导.本文主要讨论如何增加读取操作时的时序裕量,如何优化设计获得更好的功率性能.

摘要：针对当前片上系统(SoC)低功耗设计面临的挑战及对现有多种不同低功耗设计方法的对比分析,提出一种基于多电源域和自适应调压技术的综合多层次低功耗设计方法。通过低功耗设计,构建联合节能优化策略,调节多电源域下电压能力,简化电力数据信息收集流程,提升测算效率,研究分析自适应调压低功耗模式,以此有效提高电网使用频率,降低电源功耗,提升节能能力。实验结果表明,在正常模式下优化电路,实现总体功耗下降,降低了12.4%~58.3%,且不同模式下功耗仅为正常模式的0.4%~10.0%。

摘要：近年来,物联网和移动互联网为代表的应用芯片提出了越来越高的功耗要求。降低工作电压是降低功耗的有效方法,但是随着电压的降低,电路的性能也会急剧下降。针对这一问题,本文运用AOCV的时序分析方法,使得电路设计在保证性能的基础上,最大程度地降低工作电压。在先进工艺下,运用AOCV方法能够使得工作电压由1.05 V降为1 V左右,在典型工艺角下的功耗得到了有效降低,同时保证了电路的速度和时序要求。