摘要：针对现有方法存在的判断准确性和实时性较差的问题,提出基于5G MEC组网的柔性直流配电系统终端暂态稳定时序逻辑任务调度方法,采用该方法在仿真分析时进行合理的任务调度与资源分配,在此基础上,采用马尔科夫链构建终端暂态稳定时序逻辑仿真分析模型,以获取终端全部时间段的暂态稳定时序逻辑。经测试,该方法对柔性直流配电系统终端暂态稳定时序逻辑仿真分析的误差极值均小于2,加速比均高于0.9,能够满足准确、实时的仿真分析应用需求。

摘要：针对时序逻辑语言缺少面向对象概念的现状,对投影时序逻辑进行了扩展,介绍了新的语法和语义。在扩展投影时序逻辑中,基于变量集合的层次化和谓词的分组,给出了对象、类和继承等概念的形式化定义。扩展投影时序逻辑的一个可执行子集被定义为面向对象的时序逻辑语言FramedTempura++,它能够用于面向对象的程序设计,可以模拟组合Web服务的执行。所给出的实例表明,该语言与FramedTempura相比,能有效地重用代码,提高了代码的可读性和可维护性。

摘要：为了保证以Verilog硬件描述语言设计的片上系统的正确性,提出了Verilog程序的符号模型检测方法.依据形式化操作语义将Verilog程序建模为有限状态机,将设计规范用命题投影时序逻辑公式描述,并采用命题投影时序逻辑符号模型检测工具对程序进行验证,从而证明片上系统满足设计规范.以Verilog程序描述的四位同步二进制计数系统的验证实例表明,Verilog程序的命题投影时序逻辑符号模型检测方法是可行的.

摘要：针对目前时序逻辑语言存在框架问题、缺少面向对象机制、形式化程度过高等不足,提出了框架时序逻辑语言MSVL,包含新的框架操作符、等待语句和非确定的选择语句等技术,并且能够支持面向对象的程序设计.基于正则形和正则图,给出了MSVL解释器的实现方案.并发访问共享资源的实例表明,MSVL比其他时序逻辑语言更接近高级语言,并且解释器的实现方案是切实可行的.

摘要：为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性.进位保留加法器的验证实例说明了该方法的可行性。

摘要：文中提出了一种边缘计算终端业务的时序逻辑与计算负荷建模方法。首先,提出了业务的时序逻辑图和边缘计算终端架构,构建了业务的计算负荷模型。然后,采用提出的计算负荷曲线生成算法获得业务的计算负荷时序曲线。最后,基于所生成的曲线对终端的计算资源进行配置,并分析了时序逻辑和终端架构对计算资源配置的影响。仿真结果表明,所提出方法可为业务时序逻辑设计和终端计算资源配置提供依据。

摘要：在文献[1]的基础上,对多Agent系统协商模型基于时序逻辑的方法进行了设计,给出了其形式化体系结构,同时给出了该模型的推理规则和授权规则。

摘要：现有模型检测工具的形式化规范语言,如计算树逻辑(computation tree logic,简称CTL)和线性时序逻辑(linear temporal logic,简称LTL)等的描述能力不足,无法验证ω正则性质.提出了一个命题投影时序逻辑(propositional projection temporal logic,简称PPTL)符号模型检测工具——PLSMC(PPTL symbolic model checker)的设计与实现过程.该工具基于著名的符号模型检测系统NuSMV,实现了PPTL的符号模型检测算法.PLSMC的规范语言PPTL具有完全正则表达能力,这使得定性性质和定量性质均可被验证.此外,PLSMC可以有效地缓解模型检测工具中容易发生的状态空间爆炸问题.最后,利用PLSMC对铁路公路交叉道口护栏控制系统的安全性质和周期性性质进行验证.实验结果表明,PPTL符号模型检测工具扩充了NuSMV系统的验证能力,使得时间敏感、并发性和周期性等实时性质可以被描述和验证.

摘要：高压直流输电技术具有输送容量大、送电距离远、功率调节容易等众多优势,利于清洁能源的高效率接入,具有广阔的发展前景。针对MMC-HVDC输电系统,综合分析了该领域各种保护原理的本质及优缺点,进一步设计了一种基于通信的保护原理。新的保护原理利用电流变化率启动和选极,利用故障电流分量判断故障相对位置,保护利用闭锁信号保证系统中断路器不误动,利用时序逻辑和线路长度之间的配合保证系统中相应的断路器不拒动。新的保护方案可适用于环网、辐射网等各种拓扑结构的网络,在单极接地故障、极间故障时都能够可靠动作,且动作迅速,整定简单,具有较好的应用价值。

摘要：针对EHW(Evolvable Hardware)技术在电子设计自动化、容错运行、自诊断、自适应和自修复等方面的特点,借鉴传统时序电路设计的方法,建立了适应于片内进化的时序电路演化模型和基于XilinxFPGA Virtex-5(XC5VLX110T)的Microblaze软核结构,并运行GA算法对本文设计的VRC进行配置、演化.进而,利用设计的时序电路演化模型成功演化了1001检波器以及二、四、八分频器等时序逻辑电路,验证了本模型的有效性、通用性,并深入分析了演化算法中的随机数种子对演化性能的影响,可为演化算法设计提供一定的参考.