摘要：基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。

摘要：介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8V 0.18祄 1P6M CMOS工艺,经SpectreS仿真验证以及流片测试,主要功能已经实现。

摘要：8B/10B编码技术将数据和时钟合并传输,有效减少电缆数量,广泛应用于质量体积受限的航天器上。针对FPGA自带的8B/10B IP核受版权限制、代码不透明的问题,设计了一个自主可控、移植性好、运行速率高、可靠性强的8B/10B编解码的IP核,除时钟外基于逻辑设计,其中编解码模块采用5B/6B与3B/4B 2个查找表降低资源占用,在解码端选取同频多相采样方法实现时钟与数据的恢复,有效降低解码器的采样频率。最后采用航天上常用的Virtex-4、Virtex-5和Kintex-7系列的FPGA进行误码率测试,在80 Mbps的通信速率下误码率小于10-9,验证了IP核设计的可靠性。

摘要：ADI公司推出一系列PON专用的CDRs和SERDES；denseDAC^TM DAC满足当今光网络的挑战性设计要求；用于AOTF的多通道DDS；用于MEMS微镜控制的快速PulSAR ADC；10 Gbps XFP收发器和单通道信号调理器；ADM1062 Super Sequencer^TM IC：光线路卡完整电源管理解决方案。

摘要：Y2000-62028-201 0018387时钟与数据恢复2.5Gbit/s 用的 SC 双工收发两用机性能=Performance of an SC duplex transceiver for 2.5Gbit/s with clock and data recovery[会,英]/Gee,S.&Rookes,C.//1999 IEER 49th Electronic Componentsand Technology Conference.—201～206(PC)描述了具有时钟与数据恢复能力的 SC 双工纤维光学收发两用机性能。介绍了收发两用机设计与试验结果。