摘要：提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.

摘要：为了消除谐波采样中的频谱泄露并降低电路实现代价，提出非均匀同步过采样时钟产生方法．该方法使用延时锁定环路产生非均匀时钟，控制谐波采样的过采样间隔．通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期，使非均匀过采样噪声位于模数转换器输出带宽之外，减小了采样噪声对谐波频谱的调制影响，保证了非均匀时钟是统计意义上跟踪基波频率的同步时钟．过采样和时钟的非均匀特性大幅简化了延时锁定环路的结构，所需延时单元个数从3×10°减少到125．采样数据可以作为同步采样序列直接进行快速傅里叶变换运算，无需消除非均匀采样噪声和频谱泄露的操作．在使用1．6384MHz参考时钟、基波频率为46～54Hz的情况下，63次谐波范围内的谐波幅度和相位测量误差分别小于0．02％和0．031°．

摘要：设计了一种时钟产生电路,该电路采用基于低功耗锁相环(PLL)的方法,用于产生13.56MHz ASK100%、10%调制射频卡所需要的时钟。针对射频识别(RFID)系统,锁相环采取了特殊的设计。本电路作为模块可应用于符合ISO/IEC15693、ISO/IEC18000-3标准的非接触IC卡中。通过Cadence spectre软件,使用0.35μm互补金属氧化物半导体(CMOS)工艺模型进行验证。仿真结果显示:电路采用3.3V电源供电时,100%调制载波幅度为0%时,总工作电流仅为17μA。

摘要：设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,积分非线性误差(INL)为-0.4^+0.65 LSB,微分非线性误差(DNL)为-0.2^+0.15 LSB,功耗为320 m W。

摘要：随着今年美国对中兴芯片禁止事件的发展,国人对芯片越来越重视,然而时钟产生模块（ClockGenerationUnit,CGU）是数字芯片不可缺少的-部分.因此,本文给出了数字芯片中时钟产生模块的基本设计结构,提出了基于C语言的直接功能验证和基于UVM方法学的随机功能验证结合的有效方法,达到了功能覆盖率和代码覆盖率的要求,使得设计更符合功能要求.

摘要：安森美半导体（ON Semiconductor，美国纳斯达克上市代号：ONNN）凭借其在前沿、高精度、差分定时器件设计领域30多年的经验，推出NB4NS07A——全集成锁相环（PLL）集成电路（IC）系列中的首个器件，该系列专为替代昂贵的晶振而设计，以在各种消费和网络应用中产生时钟。

摘要：文章先讲述了锁相环的基本原理以及相关的数学基础,接着介绍了经典锁相环在高性能处理器时钟产生中的应用,并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结,随后介绍了新发展的全数字锁相环在时钟产生中的应用,最后总结全文并对两种锁相结构性能特征以及锁相技术发展趋势作了介绍。

摘要：设计了一个用于时钟产生的全数字锁相环（ADPLL），其数控振荡器（DCO）采用9级环形振荡器，每级延迟单元的延迟时间均是可调的，各级倒相器的尺寸经过精确设计。该电路基于SMIC0．13μm CMOS工艺，采用1．2V电源供电，整个芯片的面积为0．13485mm^2。示波器测试结果表明，锁相环的捕获频率范围为100-500MHz，输出频率为202．75MHz时，峰一峰值抖动为133ps，RMS抖动为46ps。

摘要：设计了一个5.156 25GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66dBc;亚采样锁相环输出时钟的相位噪声在10kHz^100 MHz区间内积分,得到均方根抖动为0.26ps。

摘要：NBX系列新增的6款器件具有双电压能力和同类领先的总频率稳定度（低至±20×10^-6），提供高性价比、高精度的参考时钟方案。这些新器件符合路由器、交换机、服务器及基站等应用中最新2．5V／3．3V压正射极耦合逻辑（LVPSCL）设计的时钟产生要求。