摘要：针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。

摘要：随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端物理设计效率和芯片的良率。

摘要：本文介绍了一种SoC芯片架构,及其在0.18μm CMOS工艺上以Talus为主导EDA工具的物理实现。该芯片包含41个时钟域,4种低功耗工作模式,2个相互隔离的1.8V内部电源域,约有65万个标准单元,94个宏模块,250个pad,合计约900万个逻辑等效门,3600万个晶体管,芯片面积10.5mm×10.5mm。

摘要：芯片后端设计采用Synopsys公司Astro工具进行自动布局布线，芯片物理验证使用Mentor Graphics公司Calibre进行版图的DRC／LVS等检查，最后使用Star-RCXT进行寄生参数提取并将抽取的网表用于门级与晶体管级的混合后仿真验证。采用SMIC0．13岬1P8MCMOS工艺，在2．5mm×2．8mm芯片尺寸内完成了一款专用的、工作频率为100MHz的芯片的后端设计，流片后经过测试应用验证，芯片的功能及性能完全满足用户要求。