摘要：随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合(MRCTS)结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。

摘要：本文在FPGA时钟网络(Clock Distributed Network,CDN)关键结构尺寸的参数化建模基础上,提出一种针对全定制FPGA CDN的设计和优化方法.本文所建立的参数化模型将结构尺寸分为拓扑结构和电路与互连两类,分别给出了这两类尺寸参数的设计原则.在标准CMOS 0.13μm工艺下,对H树型、鱼骨型以及混合型三种类型时钟网络设计了2组结构参数,分别代表优化前和优化后,对比分析延时、偏斜、功耗和面积等性能参数.实验结果显示:混合型结构在绝对延时和时钟偏斜上减小最多,分别达到20.89%和63.20%;鱼骨型结构的面积减小达到50.14%;H树型结构的绝对延时和功耗则均降低了7.37%和8.33%.以上结果充分证明了本文所提设计优化方法的有效性.

摘要：为了实现高速低功耗的片上网络时钟网络,针对MESH型片上网络,用金属-绝缘质-金属电容替代MOS电容作为发送端驱动电容和接收端耦合电容,设计了一种基于改进的电容驱动型低摆幅收发器的瀑布型时钟网络.Spectre仿真结果表明,在0.13μm CMOS工艺条件下,该时钟网络的时钟频率可达5GHz,功耗和延时仅为传统时钟网络的49%和55%,并具有更好的噪声抑制能力.

摘要：本文针对先进处理器中部件级时钟网络设计面临的时钟网络偏斜难控制、时钟负载重动态功耗大的问题,实现了一种高能效局部时钟网络设计方法,提出了基于考虑负载K-means算法的时钟驱动点位置优化算法TKDLO(Timing driven K-means based Driver Location Optimization),在不影响时序的前提下,实现了局部门控时钟驱动单元的位置优化,降低了时钟网络的偏斜.通过采用不同触发器规模的设计验证,模块级时钟长度可以优化15%以上,时钟偏斜优化30%以上.以访存执行部件的时钟设计为例,本文所提出的局部时钟设计方法,相比于传统CTS的实现方式,在时钟延迟和偏斜方面实现了超过50%的优化,整个设计等效频率提升14%、平均功耗优化28%、最终模块能效提升58.7%;相比于基于触发器聚类的fishbone时钟结构,在15.2%的时钟延迟恶化和5%功耗恶化代价下,使模块的频率提升7.6%,能效优化14.2%.

摘要：本文从方家山DCS系统时钟网络出发,研究分析Mesh数据网络架构拆分后DCS一层时钟网络拆分设计,通过DCS系统最小化平台测试验证DCS系统时钟网络拆分可实施性,得到对“一机组运行,一机组停运”下DCS系统影响最小的时钟网络拆分方案。本方案可为同类型核电机组时钟网络变更改造提供重要经验反馈和技术支持,亦可为全数字化核电机组DCS系统时钟网络设计提供良好参考借鉴。

摘要：时钟网络问题的方法时钟网络管理问题提高同步设计整体性能的关键是提高时钟网络的频率.然而,诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度.传统时钟网络的设计采用简单的元件,诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器.由于PCB走线长度不等而引起的时序误差,采用弯曲走线设计的走线长度匹配方法来处理.走线阻抗与输出驱动阻抗的不匹配经常通过反复试验选择串联电阻来消除.多种信号标准使得时钟边沿的同步更加复杂.

摘要：时钟网络可实现时钟产生、恢复、抖动滤除,频率合成和转换、分发和驱动等功能。时钟网络在高速信号采集处理电路中起着至关重要的作用。该部分设计的好坏直接影响产品的性能,甚至功能能否实现。首先将时钟芯片按照功能进行了区分,分析了几种时钟接口匹配方式,然后设计了一种时钟网络,经过仿真和测试,电路各项指标均满足设计要求,证明时钟分配网络性能优异。借鉴该方法,选择合适的芯片,能满足目前多数高速信号采集处理电路的设计需求。

摘要：针对全波形激光雷达中高速率数据采集系统的需求,研制了一种基于时钟网络的高速数据采集与处理系统,对其中的关键技术进行了研究。在对FPGA片同步技术及时钟抖动机理进行分析的基础上,提出一种以锁相环和时钟缓冲器为主要构建单元的高质量时钟网络管理方法。该时钟网络管理方法通过对高速ADC输出随路时钟的主动干预,解决了多路高速数据锁存困难的问题。实验结果显示:该高速数据采集与处理系统已实现高达1.2 GSPS的采样率以及与之匹配的数据处理速率,有效位数大于8 bit,在实现高速数据采集的同时满足较高分辨力的要求。

摘要：随着电流舵数模转换器(digital-to-analog converter,DAC)工作频率的提高,即使是数百飞秒的时序失配也会严重恶化高性能DAC的动态性能.在这一类DAC中,锁存驱动器模块直接控制电流源的开关切换,其时序直接影响电流舵DAC输出模拟信号的码间过渡动态特性.电流舵DAC锁存驱动器时序失配的主要来源,包括时钟网络延时失配、开关驱动晶体管的梯度失配和随机失配.一方面,在传统时钟网络中,不同位置节点间的失配是时钟网络延时失配的重要来源;另一方面,增加开关驱动晶体管尺寸可减少随机失配造成的延时偏差,但增加梯度失配造成的延时偏差.为了减小锁存驱动器时序失配提升DAC动态性能,本文提出了一种通过改变时钟网络连接方式减小时钟延时失配的方法,以及一种综合考虑梯度失配与随机失配的联合设计方法.为了验证所提方法的有效性,在65 nm工艺下设计了一个14b精度的DAC,流片测试结果表明在1 GS/s采样率、430 MHz信号带宽内,实测的无杂散动态范围(spurious-free dynamic range,SFDR)大于70 dB.与相同工艺下设计但并未采用本文所提出的时序优化方法的DAC测试结果对比表明,本文提出的时序优化方法以功耗从106 mW提升到160 mW为代价,将SFDR大于70 dB的信号带宽从210 MHz提升到430 MHz.

摘要：在数字化变电站的应用中,对同步采样时钟要求高稳定和高精度,其实现关键在于消除同步采样时钟的误差。文中从分析同步采样时钟误差产生的原因出发,利用全球定位系统(GPS)接收机输出GPS时钟误差分布的特点和晶振频率在短时间内的相对稳定性及现场可编程门阵列(FPGA)的高速数字信号处理的特性,采用相应处理措施消除了晶振频率偏差对同步采样时钟的影响,实现了GPS时钟在短时间内出现较大偏移或扰动时对其进行人为补偿,从而保证了采样时钟的精确同步,为数字化变电站的设计应用提供了一种高稳定、高精度的同步采样时钟设计方法。