摘要：为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率、迭代译码收敛速度和资源利用率,本文针对QCLDPC码校验矩阵的结构特性设计一种层间流水线结构译码器。该译码器对译码策略和校验节点更新结构进行优化,克服了传统分层译码并行所带来的数据冲突问题;各分层之间的迭代译码非串行进行,校验节点和变量节点可并行计算,有效地提高译码器的资源利用率;校验节点更新的结构在不增加运算复杂度的情况下消耗时间更短,分层最小和算法加快了迭代译码的收敛速度,压缩了单次迭代所需时间。本文以WIMAX标准(2304,1152)QC-LDPC码为例,以现场可编程门阵列(FPGA)作为实现平台,仿真并实现了基于最小和算法的QC-LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次时,吞吐量可达到1 Gbit/s。

摘要：低密度校验码量化译码器的设计对低密度校验码的实用化有重要意义。本文根据密度进化理论,对规则/非规则的低密度校验码提出了一种算法,该算法能优化最小和均匀/非均匀量化译码器的设计。与连续和积译码器相比,用此算法设计的最小和量化译码器虽然性能稍有损失,但是译码器中的运算仅涉及整数加法运算,极大地降低了计算复杂度。

摘要：提出一种简单高效的GF(q)-LDPC码译码算法,将对数似然比和积译码算法中的雅可比对数利用一阶泰勒级数近似,从而降低译码时校验点计算的复杂度.与目前广泛应用的O ffset m in-sum算法相比较,在BER为10-4处性能有0.2 dB左右的提升,并且本算法中的参数设计独立于有限域的阶数.

摘要：结合低密度奇偶校验码(LDPC)的译码算法和最新的现场可编程门阵列(FPGA)技术,提出了一种对低密度奇偶校验码的最小和算法(MSA)进行C语言现场可编程门阵列编程实现的新方案。基于Xilinx公司的Virtex2系列芯片XC2V2000,设计实现了一种码长为250,码率为0.5的(3,6)低密度奇偶校验码译码器,并给出了寄存器传输级(RTL)协同仿真系统结构,证实了低密度奇偶校验码具有良好的纠错性能,为软件工程师开发基于现场可编程门阵列的嵌入式系统提供了新的思路。

摘要：针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器。这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题。设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用。各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量。分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量。经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4。

摘要：中国数字地面电视广播标准采用准循环低密度校验码(QC-LDPC)作为其信道编码的内码。根据该类LDPC码的准循环特性,提出了一种基于后验概率的简化最小和算法及其对应的半并行译码结构。其可实现在同一接收机中尽量复用硬件资源并减少消耗情况下LDPC码的多码率译码。最后,使用可编程门阵列实现了此结构并验证了其性能,实验表明,该方法比传统的最小和算法性能略有降低,但可节约大量存储器资源。

摘要：利用准循环LDPC码的结构特点,使用半并行结构的译码器可以实现复杂度和译码速率的有效折中。提出了一种半并行结构的实现方法,并通过FPGA上的实现验证了性能。

摘要：本文基于Altera的FPGA(StatixⅡ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60Mbit/s。为LDPC码的实际应用奠定了良好的基础。

摘要：提出了一种准循环低密度校验码的部分并行译码结构,按照该结构设计的译码器可兼容多种码率的准循环低密度校验码,同时适用于规则码和非规则码,因此只需设计1个译码器就可完成不同码率的准循环低密度校验码的译码。在Altera公司的StratixⅡ-EP2S90器件上实现了DTMB标准中3种准循环低密度校验码的译码器。FPGA实现结果表明,与传统的译码方案相比,该译码方案可节省大约45%的逻辑单元。

摘要：利用最小和算法(Min-Sum Algorithm,MSA),提出了一种存储高效的、低复杂度的多码率LDPC译码器.通过引入映射网络和地址产生器,采用流水线设计,降低了硬件实现复杂度,减少了存储需求量,提高了系统吞吐量.通过资源复用,在不增加存储器的情况下,实现了码率可调.采用该结构,在FPGA上实现了一个适合中国移动多媒体广播(CMMB)标准的LDPC译码器,1/2码率10次迭代时,吞吐量可达70.5Mb/s,3/4码率15次迭代时,吞吐量可达73.2Mb/s.