摘要：介绍了锁相环(PLL)和直接数字频率合成器(DDS)的基本原理,分析了二者的优缺点,以此为基础,提出了基于锁相环加直接频率合成技术的频率合成器实现方式,同时介绍了DDS芯片AD9850,给出了技术方案,讨论了部分电路设计,并对信号杂散进行了分析。

摘要：采用TSMC 0.18μm混合CMOS工艺,设计了一种应用在GNSS接收机中低杂散锁相环(PLL)的宽动态范围低失配电荷泵。分析了电荷泵非理想因素和压控振荡器(VCO)调谐增益对参考杂散的影响,发现提高电荷泵电流匹配精度和减小VCO调谐增益均可有效抑制锁相环的参考杂散。采用加负反馈的源极开关型电荷泵,以实现电荷泵充放电电流的精确匹配。利用电荷泵输出电压来控制运算放大器的不同输出支路,以拓宽电荷泵的输出电压动态范围,从而降低PLL输出频率范围对VCO调谐增益的要求。仿真结果表明,当电源电压为1.8 V、电荷泵电流为100μA时,可以实现充放电电流精确匹配,输出电压范围达到0.02~1.78 V,参考杂散为-66.3 dBc。

摘要：介绍一种采用PLL技术的K波段频率合成器的实现方法。该方法采用宽带压控振荡器和鉴相器HMC704,运用单环锁相的方式,在30 mm×35 mm×8 mm的体积内实现K波段频率带宽内的频率合成器。相位噪声优于-90 dBc/Hz@10 kHz,杂散优于60 dBc,频率步进10 MHz。该频率合成器满足工程应用需求。

摘要：本文主要对浙江广电集团教育科技频道卫星直播车的卫星系统、视音频系统、车体改装设计及设备选型进行了简明扼要的阐述,同时对卫星系统的测试指标进行了概述。

摘要：针对电子系统中常用的X、Ka波段,结合当前系统对小步进、低相噪、低杂散及附带复杂波形产生功能的频率综合器的需求,设计了基于DDS、梳谱发生器和锁相环技术相结合的双波段频率综合器,详细给出了方案设计及关键参数计算过程及样机实物。测试结果表明,X、Ka波段频率综合器远端杂散抑制分别优于75 dB、65dB,近端杂散抑制分别优于93 dB、97 dB,相位噪声分别优于-114 dBc/Hz、101 dBc/Hz。设计结果为双波段高性能频率综合器的设计提供了技术参考。

摘要：本文鉴于数字锁相环在实际应用中对信号频率的准确度和稳定度有较为严格的要求,设计一种应用于数字锁相环的数控振荡器(NCO,Number Controlled Oscillator)。基于直接数字频率合成(DDS)技术,介绍NCO工作原理,基于FPGA实现NCO,关键是相位累加器与波形存储器两个模块的设计,并利用QUARTUS对设计结果进行编译仿真。对NCO杂散信号进行频谱分析,并提出解决方法。该设计有效抑制杂散,修改灵活,便于调试,在数字锁相环设计中可有广泛应用。

摘要：针对数字射频存储器(Digital Radio Frequency Memory,DRFM)系统在进行对外部输入信号采集时,对高稳频率源需求问题,提出了一种基于两级锁相环的多通道低相噪同步频率源设计方法,实现了6路在2.26~2600 MHz范围内任意频率信号输出。通过线性叠加的方法,理论分析了锁相环中相位噪声的模型,并根据相位噪声的来源进行优化设计。最后对频率源电路杂散和相位噪声进行测试,测试结果表明该频率源电路输出1.25 GHz频率时的杂散抑制优于-60 dBc,相位噪声抑制优于-104.91 dBc/Hz@500kHz。

摘要：阐述了一种基于小数分频频率综合芯片HMC704的Ka波段频率合成器的设计,具有相噪低、杂散小等特点。针对指标要求确定设计方案,简述设计过程,根据Hittite PLL Design Software进行环路滤波器的仿真设计。

摘要：捷变频率合成技术在雷达、电子对抗等设备中具有极为重要的作用。利用DDS可以实现高速度、小步进跳频。对于捷变频率合成,首先系统地阐述了倍频、混频等各种提升和扩展频段的基本方式的特性,详细分析了它们的优缺点和可行性。提出了根据指标特点进行设计的一种通用方法,说明了设计中需要注意的细节。针对宽带合成器的特殊性做出了分析。最后作为实例,给出了一种捷变频率合成器的详细设计方案。

摘要：该文重点分析了射频电路EMI电磁干扰的三大要素和EMC设计方法,采用了滤波、屏蔽和短接地综合处理与抑制方法,有效降低了EMI杂散干扰信号,将原来典型频点杂散信号幅度降低到噪声电平以下,明显改善了电路的信号质量,且增强了射频电路的抗骚扰能力,充分验证了该综合处理抑制方法对射频电路EMC设计和EMI抑制设计具有重要意义和实用价值。