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Verilog-VHDL翻译器设计与实现
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《计算机辅助设计与图形学学报》2004年 第8期16卷 1074-1079页
作者：胡燕翔 刘明业北京理工大学ASIC研究所北京100081 
在对Verilog和VHDL两种语言进行全面分析比较的基础上 ,依据统一的模拟时序模型和设计引用层次 ,采用模拟语义制导的方法完成从Verilog描述向VHDL描述的翻译转换 在保持功能等价和可综合性的同时 ,减少对语法和描述风格的限制
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