摘要：比特抽取与循环移位操作都可以利用位级置换完成.目前,它们在硬件实现时,大都采用分离的、各自独立的设计方式,这造成了硬件逻辑资源的浪费.尽管有些研究成果将它们统一设计,但是实现路由算法的电路却是独立的,逻辑资源消耗较多.因此,通过研究循环移位和比特抽取这2种比特级操作在多级动态互连网络Inverse Butterfly中的映射原理,并结合该网络的自路由和递归特性,提出了一种针对这2种操作的统一路由算法.该算法不仅具有较高的并行性,而且硬件实现简洁,利于处理器架构集成.在此基础上,构造了一种可重构比特抽取-移位硬件单元(reconfigurable parallel bit extractionrotation hardware unit,RPRU),并对其关键路径电路进行了优化设计.然后,在CMOS 90nm工艺下完成了逻辑综合.实验结果表明:利用该路由算法所构造的硬件单元与以往同类设计相比,面积减少了近30%.

摘要：针对比特抽取、循环移位操作常需组合使用的应用需求,结合比特抽取和循环移位操作的特点,基于inverse butterfly网络,研究以该网络为基础的新型比特抽取、循环移位并行处理架构。针对架构中的路由信息生成电路,提出专门的路由信息生成算法。设计相应的高速硬件单元,并在Altera公司的FPGA上对其进行功能验证,利用Synopsys公司的Design Compiler工具进行逻辑综合、优化。结果表明,在CMOS 0.13μm工艺下,硬件架构核心频率可以达到510 MHz。

摘要：针对序列密码算法中抽取操作的可重构硬件实现资源消耗大的问题,通过研究序列密码中非线性布尔函数的变量需求,基于Inverse Butterfly网络提出一种高效能分层式比特抽取网络-HHBN(High-efficiency hierarchical bit-extraction network)。与其他网络进行对比,该网络可一次抽取出含有重复变量的多组数据,且不仅其实际性能与灵活度优于其他大多网络,面积消耗也远小于同灵活度的Crossbar网络。在Synopsys公司的Design Compiler进行了综合,实验结果表明与Crossbar网络在不同位宽实现相比,其面积减少约20%~50%,这就减少了实现不同序列密码算法抽取操作的可重构硬件资源消耗,从而提高了效能。