摘要：为降低流水线模数转换器(ADC)中跨导运算放大器(OTA)设计要求,在分析已有开关电容电路(SC)误差消除技术和流水线ADC误差源的基础上,提出一种改进的流水线ADC开关电容电路及与其匹配的OTA设计方案。采用交叉差分结构,对虚地电容进行了修正,并将电容失配参数在系统传输函数中消去,使开关电容电路对OTA的增益误差要求降低,并使其瞬态功耗下降。采用CM O S 0.18μm工艺设计了一个分辨率为8位、取样速率200 MH z的ADC作为验证原型,仿真结果表明,该优化结构符合ADC电路高速低功耗要求,可作为信号前端处理模块应用到模数转换电路中。

摘要：文本检测领域的非极大值抑制(NMS)算法延迟过大,影响整体实时性,为此提出一种后处理加速方法。采用基于位置范围的候选框分类方法代替提前排序,减少计算复杂度;通过多次缩放优化交并比计算公式,补充完全覆盖的约束条件,减少由缩放导致的小尺寸候选框冗余的问题;将判断条件复用并设计三级流水线的计算单元,进一步减少计算延迟。实验结果表明,加速器在Zynq-XC7Z020上部署的功耗为3.28 W,相比CPU实现的NMS和LANMS,性能提高了67倍和38倍。

摘要：针对传统焊缝图像滤波实时性差、处理速度慢的问题,提出了一种中值滤波快速系统的FPGA实现方案。首先,在Quartus II软件开发平台中进行系统总体设计,完成了上位机交互模块、地址发生器模块、数据流控制模块和流水卷积中值滤波算法模块的模块化设计,并在数据流控制模块的时序作用下,实现像素分块读取功能及数据的流水线处理功能,进而构建快速滤波卷积核,执行流水中值滤波算法;其次,在Modelsim仿真平台下验证该系统的功能;最后,在MATLAB环境下将本文设计方案与传统的2种中值滤波方案处理的结果进行对比。实验结果表明:以分辨率为600×400的焊缝图像为例,本方案能在保证峰值信噪比的情况下,极大提高处理速度和数据吞吐量,满足图像实时处理的要求。

摘要：为满足天文观测及激光通信等领域的1000单元级以下的自适应光学(AO)系统的高速实时处理的要求,提出一种单板上实现高速实时计算的通用化技术方案。采用多核CPU实时计算波前,结合高速图像采集卡,以满足系统高帧频的需求;计算机系统采用Xenomai实时操作系统及Linux操作系统,以满足AO系统低延迟的需求;实现了在单台计算机上集成实时处理与监控的紧凑型处理系统。采用向量指令优化及多核并行运算,在6核的计算平台上获取了峰值每秒510亿次浮点运算的计算能力,102 GB/s的通信带宽。仿真结果表明可以对1145个驱动器,949个子孔径的系统进行2000 Hz的处理,处理延迟低于240μs;通过修改参数后,应用于光通信的137单元AO系统中,校正后斯特列尔比为0.61。结果表明该处理方案能满足1145单元以下AO系统2000 Hz实时处理的需要,并具有通用性。

摘要：依据信号处理任务的特点，结合流水线处理和并行处理，采用模块化设计方法，设计实现了一个由１个８０８６微处理器和１３个高速数字信号处理器ＴＭＳ３２０Ｃ２５构成的多处理器系统。该系统采用双端口ＳＲＡＭ、ＦＩＦＯ进行互连网络的设计，系统的峰值运算能力为每秒２．６亿次以上的整数操作。该系统能够实时实现信号的空间处理和时间处理等，并作为小型声纳系统的信号处理机已经得到应用，并取得良好的结果。

摘要：针对图像二值化处理耗时长、内存消耗大等缺点,文章在Box Filter算法的基础上提出了一种图像二值化处理硬件加速架构。基于该架构的硬件电路只需(图像宽度×阈值窗口宽度)字节图像缓存,在150 MHz时钟频率下,每秒能处理240张640×480分辨率的图片,具有电路面积小、加速效率高等优点。经过FPGA原型验证后,该电路被集成于QR码识别系统中,并已在SMIC 110 nm工艺下流片。芯片的测试结果表明,图像二值化处理加速电路功能正确,且取得了良好的实时性处理效果。

摘要：目的　介绍用 FPGA实现 PCI总线的方法 .方法　根据数字电路设计的自上而下的设计方法 ,用VHDL 实现 ,并在 Xilinx的 Sparten II器件中进行验证 .结果与结论　结果表明 :用 FPGA实现

摘要：下一代高性能系统对带宽的需求越来越大。为满足这一需求,促使设计人员使用各种方法来优化其设计,提高时钟频率。虽然传统的FPGA内核体系结构支持这些优化,但是,所能够提高的频率有限。与传统的方法不同,Stratix10 FPGA和So C使用Hyper Flex新体系结构,内核时钟频率可达到前一代高性能FPGA的两倍。

摘要：针对目前多数的FPGA都支持浮点IP核,却较少关注数据源获取的问题,提出了一种数据格式转换方法。使用VHDL语言,采用流水线处理方式将ASCII码所表示的一定范围内的实数转换为单精度浮点数。经过ModelSim功能仿真和实际下载验证,该设计的转换时间可达10-1μs量级。利用Matlab对转换结果进行分析验证,该方法的转换精度可达10-9。在此采用的设计结构合理,可为浮点IP核提供数据源。

摘要：设计了一种基于FPGA的矩阵尺寸自适应的高速双精度浮点数矩阵乘法器。采用了基于Xilinx ISE中双口RAM及浮点数运算IP核,对矩阵元素进行缓存后,在运算的过程中根据矩阵的尺寸进行自适应处理,可支持矩阵尺寸最大32x32的矩阵乘法;同时通过流水线处理,弱化浮点数运算核自身延迟对设计带来的延迟效应。该设计通过基于TEXTIO的仿真对MATLAB产生的数据进行了运算及检验,验证了设计的功能与性能。