摘要：提出了一种针对流水线模数转换器(adc)级间残差放大器的线性增益偏差与增益压缩误差的后台补偿方法.利用随机信号的二阶统计互相关特性,通过在第一级数模转换器输入端的低两位上分次注入数字伪随机序列,测量放大器的实际增益值与其表征幂级数模型的三阶非线性项系数,并使用此估计值同时完成对这两种误差的后台补偿.为了验证设计,对14位三级流水线adc进行了系统模拟,当前两级量化精度均为5位,且两级残差放大器的增益偏差与输出峰值点的相对增益压缩率分别为-2%和5%时,经过补偿后SFDR(无杂散失真动态范围)和SNDR(信噪失真比)指标分别从70.93dB和54.83dB提高到97.60dB和74.30dB.

摘要：应用模拟电路自顶向下的设计思想,用MATLAB建立了一个流水线型模数转换器的行为模型,从而可以有效确定系统结构及相关模块参数。为了对实际电路有较好的指导作用,充分考虑了电路的非理想特性和噪声。最后通过设定一个分辨率为10 bit,采样频率为80 MHz,1.5 bit/级的经典流水线型数模转换器模型的非理想参数值和噪声参数,对adc模型的主要性能参数进行了仿真计算。

摘要：提出了一种应用于开关电容流水线模数转换器的CMOS预运放-锁存比较器.该比较器采用UMC混合/射频0.18μm 1P6M P衬底双阱CMOS工艺设计,工作电压为1.8 V.该比较器的灵敏度为0.215 mV,最大失调电压为12 mV,差分输入动态范围为1.8 V,分辨率为8位,在40 M的工作频率下,功耗仅为24.4μW.基于0.18μm工艺的仿真结果验证了比较器设计的有效性.

摘要：本文详细研究了影响流水线adc动态性能的主要误差来源及其不同组合和耦合方式的影响结果与权重,获得了流水线拼接输出数字码中的杂谐波分量与组合误差之间的对应关系。在此基础上,设计了用于表征流水线adc非线性特性的分立式维纳模型。对14位三级流水的AD6645芯片进行测试,结果表明流水线adc器件的实际输入输出特征与该辨识模型的性质吻合。得到的误差分析结论与经过检验的模型结构可为数字后补偿方法中非线性逆模型的选取提供参考依据。

摘要：研究了一种适用于开关电容级电路结构的流水线adc的数字后台校准算法并提出了其硬件实现方法。此算法适用于每级1.5bit和多bit的子级转换电路,实时地监控关键子级电路转换函数的特性,并从数字输出中提取校准信息,不中断正常的转换过程。文中提出的硬件实现方法通过有限状态机实现该算法,实现了各模块高效的协同工作。仿真证明用该硬件实现方法设计的校准处理系统能够有效校准电容失配和运放有限增益误差。

摘要：为了降低传统流水线型模数转换器(adc)中的采样,保持运算放大器和级间的余量放大器功耗,将级间余量放大器由闭环工作方式改为开环,对于使用开环放大器引入的非线性误差,提出一种新颖的后台校正方式.首先对开环放大器建立传输函数模型;然后利用信号传输的统计规律、采用多项式插值法来估计校正误差,将所得的误差值补偿给实际的传输函数值来实现后台校正.以一个12位、40MHz的数字辅助流水线adc为原型进行了仿真验证,结果表明,当输入信号频率为117.2kHz时,采用数字校正后,adc系统的微分非线性由(-0.5,0.5)提高到(-0.25,0.25),积分非线性由(-18,0.5)提高到(-0.5,0.25),无杂散动态范围和信噪失真比分别由48.5dB和42.6dB提高为78.9dB和72.3dB,校正后adc的有效位数达到11.7位.

摘要：在超高速高精度模数转换器(adc)设计中,低压运算放大器及其数字辅助校准算法至关重要。基于40 nm CMOS工艺、工作电压1.1 V,设计了一款500 MS/s、12位流水线adc。系统采用前端无采保结构及低压级间运算放大器以降低系统功耗。本文提出了一种基于数字检测的算法校准级间增益和电容失配误差,使用较小的面积和功耗有效提高了adc的整体性能。本数字校准方案将adc的差分非线性(DNL)和积分非线性(INL)从2.4 LSB和5.9 LSB降低为1.7 LSB和0.8 LSB。对于74.83 MHz的正弦信号,校准技术分别实现了63.14 dB的信号-失真噪声比(SNDR)和75.14 dB的无杂散动态范围(SFDR),功耗为123 mW,满足设计指标,证明了带有数字校正的低压流水线adc设计的有效性。

摘要：基于SMIC0.18μm,1.8V工艺,设计了一种新型的双采样保持电路,可用于12bit、100MHz采样频率的时间交织流水线(Pipelined)adc中.设计了一种采用了增益增强技术并带有一种改进的开关电容共模反馈电路的全差分运放.并且针对该双采样保持电路设计了特定的时钟发生电路.在cadence电路设计平台中利用Spectre仿真,结果表明:该采样保持电路可以实现12位、100MS/s采样速率和15mW功耗,满足系统设计要求.

摘要：采用每级1.5位精度的流水线结构,设计了一个10位50Ms/s的低功耗adc.每级流水线所用的电容按比例缩小,大大地节省了功耗.同时提出了一种提高OTA压摆率的方法,进一步降低了电路的功耗,采用TSMC0.18μmCMOS工艺进行设计,结果表明该adc在输入频率20MHz、采样速率50MHz下,SNR为59dB,DNL和INL分别为±0.4和±0.5LSB,adc的功耗为47mW.

摘要：为了采用行为级模型来模拟结构复杂的adc变换器的电气性能,本文提出了一种流水线adc的行为级建模设计。首先提出流水线adc行为级建模设计采用开关电容器电路构建,它由任意级联的k级流水级、前端采样保持(S/H)电路和数字校正逻辑构成,并给出了它们的具体模块电路实现及行为级模型;然后通过考虑流水线adc的各种非理想特性如运算放大器的非理想特性参数(白噪声、有限直流增益、有限带宽、转换速率和饱和电压)、开关的非理想特性和采样时钟抖动,提出了实现这些非理想特性的行为模型。最后采用一个10位流水线adc在Matlab Simulink中对其理想和非理想建模设计的仿真结果表明,本文提出的流水线adc的行为级建模设计及其各个构成模块的非理想特性建模是精确和可行的。