摘要：提出一种新的压缩编码———VariableTail对测试数据进行压缩.建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法.利用该算法不仅能提高测试压缩率,而且能降低测试时待测电路上损耗的功耗.理论分析和ISCAS85,ISCAS89电路的实验结果验证了文中编码和算法的有效性.

摘要：为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%.

摘要：为减少测试数据存储量,提出一种有效的新型测试数据压缩编码--PTIDR编码,并构建了基于该编码的压缩/解压缩方案.PTIDR编码能够取得比FDR,EFDR,Alternating FDR等编码更高的压缩率,其解码器也较简单、易实现,且能有效地降低硬件开销.与Selective Huff man,CDCR编码相比,PTIDR编码能够得到较高的压缩率面积开销比.特别地,在差分测试集中0的概率满足p≥0.7610时,PTIDR编码能取得比FDR编码更高的压缩率,从而降低芯片测试成本.

摘要：针对芯片测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间的问题,提出一种广义折叠技术的集成电路测试数据压缩方案.首先构建有向图,将完全测试集映射到有向图中;其次查找有向图中最长路径,将完全测试集分割成若干个广义折叠集;最后存储广义折叠集的种子和广义折叠距离.另外,提出了广义折叠集的解压结构.理论上可以将整个测试集的存储转化成若干个广义折叠种子和广义折叠距离的存储.对部分ISCAS89标准电路中规模较大的时序电路进行实验的结果表明,在同样实验环境下,该方案在压缩效果方面优于Golomb码、FDR码、EFDR码和折叠集等成熟的压缩方法.

摘要：为减少测试数据存储容量,提出一种动态更新参考切片的IP核测试数据压缩方法.使用3个扫描切片作为参考切片,若扫描切片与参考切片相容时,仅需2位或4位就可编码这个扫描切片,否则这个扫描切片将替换一个参考切片;当扫描切片与多个参考切片相容时,提出了有选择的相容合并策略,以进一步提高压缩率.实验结果表明,与同类方法相比,文中方法具有更高的测试压缩率.

摘要：提出一种扩展前缀编码的测试数据压缩方案,采用变长到变长的编码方式对任意长度的0游程和1游程编码,代码字由前缀和尾部组成,用扩展的前缀表明编码的游程类型;不引入额外的标记位,并能有效地压缩芯片测试数据量.理论分析和实验结果表明:扩展前缀编码能取得比FDR编码更高的压缩率,能够更好地适应于多样的编码对象.解压时使用一种特殊的计数器简化控制电路,解码电路硬件开销小且较易实现.

摘要：以减少系统芯片SOC测试时间和测试数据量为目标,引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试集,通过共享广播技术整合多个芯核的测试集,采用交替游程编码的方法压缩测试集,该方法同时考虑测试数据中的"0"和"1"游程,可以大大减少长度较短的游程数量,针对国际标准片上系统芯片验证表明,与其他算法相比,量子进化算法有效满足了功耗要求同时获得了较短的测试时间,与其他压缩编码方法相比,提出的方法获得了更有效的压缩效果。

摘要：针对FDR编码算法对1编码效率低的弊端,提出了能同时对0和1编码的改进FDR编码算法,采用基于有限状态机的解码电路设计解码器,利用Golomb编码、FDR编码和改进FDR编码算法,分别对相同与不同长度的测试集进行压缩。实验结果表明,改进FDR编码算法要优于Golomb编码与FDR编码,且对SOC测试数据的压缩是有效的。

摘要：为了减少集成电路测试数据量,本文提出一种基于参考切片相容的广播式编码压缩方法。以使用两个扫描切片作为参考切片为例介绍了对该编码方法进行了介绍。当测试图形的切片与参考切片直接相容或移位相容时,仅使用3或5比特长度的码字对其编码以实现压缩;提出一种参考切片无关位回溯赋值的方法以保证一致性。针对所提出的编码压缩方案设计了相应的解压缩电路。通过实验数据证实了该方案的有效性。

摘要：文章提出一种基于FDR码改进分组的SoC测试数据压缩方法。经过对原始测试集无关位的简单预处理,提高确定位0在游程中的出现频率。在FDR码的基础上,改进其分组方式,通过理论证明其压缩率略高于FDR编码,尤其是短游程的压缩率。用C语言编写程序模拟两种编码方法的软件实现程序,实验结果证明了改进分组的FDR编码方法的有效性和高压缩性。