摘要：针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoCWrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构的蚁群优化,通过算法迭代逼近测试总线的最优划分,从而缩短SoC测试时间.对ITC2002基准SoC电路进行实验的结果表明,该方法能有效地解决SoC测试优化问题.

摘要：深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测试性设计的方法,并通过多种指令仿真验证了设计的合理性;设计的TAM控制器复用JTAC-端口,节约了测试端口资源.提供了测试效率.

摘要：构建了一个具有结构和功能信息的研究环境,供与SoC测试集成相关的研究使用.该环境是一个包含典型功能模块和可测性设计(design for test,DFT)方法的SoC电路,其结构化的特点使它能应用于测试接口的设计与优化、测试访问机制的设计与优化、测试调度、基于P1500标准的测试集成方案设计等众多研究领域.

摘要：IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip-ment,ATE)提供的某一频率,将测试数据通过测试结构依次施加到SoC内部的IP核,并获取测试响应传输到ATE中,以分析其功能正常与否。但是这种测试结构存在很多缺点,其中最主要的是未考虑测试设备提供的测试访问机制(test access mecha-nism,TAM)的宽度与SoC内各IP核的最佳测试带宽是否一致。对这一系列问题进行研究,提出一种基于带宽匹配思想的SoC测试结构设计方法,该方法主要通过一个带宽匹配转换模块,实现测试数据的宽度调整和施加频率的调整,在牺牲了芯片部分额外面积的前提下,很好地实现了测试带宽和测试频率的匹配,缩短了SoC的测试时间。最后将这种方法应用在ITC’02标准测试集上,实验结果验证了该方法的有效性。

摘要：为了缩短采用系统级芯片设计的电子产品的测试时间,提出了一种基于遗传算法的系统级芯片测试调度总线指定方法。在该方法中,建立了最优测试调度的遗传算法模型。为了使算法过程更稳健,更快地趋近于全局最优解,在传统遗传算法的基础上引入了差分进化、精英策略、自适应变异等几种机制,并通过实验与基于整数线性规划的测试调度方法进行比较,结果表明,所需的测试时钟周期数较少,适应于测试大规模系统级芯片。

摘要：为了降低数模混合片上系统(system on chip,SoC)的测试成本,基于片上虚数字化,提出了并行模拟测试外壳组设计,用数字自动测试设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础上,建立了数模混合SoC测试调度优化问题模型,提出了一种基于递增生成的数模联合调度算法PADCOS,该算法具有复杂度低和优化效率高的优点。该文扩展并提出了用于验证数模混合SoC调度算法有效性的ITC 02m标准电路。实验在ITC 02m标准电路上采用PADCOS算法得到了数模混合SoC的优化调度方案,实验结果证明提出的并行测试外壳组相比于串行测试模式对测试时间的优化效果在30%以上。

摘要：　随着微电子工艺技术和设计方法的发展,系统级芯片(SOC)设计成为解决日益增长的设计复杂度的主要方法。文章概述了SOC设计方法学和SOC可测试性设计的发展现状,阐述了目前SOC测试存在的和需要解决的问题,描述了目前开发的各种SOC测试结构和测试策略。最后,提出了今后进一步研究的方向。

摘要：随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式:功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.

摘要：系统芯片的设计方法为测试技术带来新挑战。知识产权模块(IP核)测试访问机制成为测试复用的关键。构建IP核透明路径会对电路的故障覆盖率产生影响。基于门级透明路径的构建方法,通过分析插入电路的控制门和多路器的激活和传播条件,对路径构建对于IP核单固定型故障覆盖率的影响进行分析,给出可测性条件和故障覆盖率的计算公式,无需故障仿真即可估计构造透明路径后电路的故障覆盖率。通过故障仿真实验,证明该故障覆盖率的分析和计算方法是有效的。

摘要：电力通信系统中广泛应用了数模混合片上系统SoC芯片。数模混合SoC高昂的测试成本成为制约其进一步应用的瓶颈。本文基于片上虚数字化的思想,提出了并行模拟结构设计,用数字ATE设备和测试访问机制完成对各个模拟芯核的并行测试。在此基础上,本文提出了两种与模拟测试外壳组(WCS)相适应的测试访问机制(TAM),并对两种TAM的构建方法和适用性进行了分析。本文对SHATI设计进行了版图级实现,验证了其对不同频率测试激励的适应性,实验证明,试用SHATI设计对于测试结构面积开销的优化在90%以上。