摘要：描述了浮点乘法器中舍入的基本方法,介绍了一种实现舍入的系统的设计方法和硬件模型,并对它进行了分析,在这种系统设计方法的基础上,提出了一种直接预测和选择的舍入方案。

摘要：设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵列和双乘法通道6级流水线结构。经FPGA硬仿真验证表明,该乘法器运算能力达到143.6MFLO/S,比Altera公司近期提供的同类乘法器单元快47%。该设计有效地提高了乘法器的整体性能。

摘要：介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用三级流水技术,完成一次32位浮点乘法的时间为28.98ns,系统的时钟频率可达103.52MHz。

摘要：本文提出了一种基于 VHDL语言的浮点乘法器的硬件实现方法 ,就是用 VHDL语言描述设计文件 ,用FPGA实现浮点乘法 ,并在 Maxplus2上进行了模拟仿真 ,得到了很好的结果 .该浮点乘法可以实现任意位的乘法运算 .

摘要：根据国际电信联盟标准Ｇ．７１２，我们进行了６０路３２ｋｂｐｓＡＤＰＣＭ系统的开发研制工作。本文论述了该系统大规模专用集成电路设计过程中高速浮点来法器的实现方法：主要是速度与规模矛盾的解决，浮点数与定点数之间的变换，尾数与指数部分的处理以及其它一些硬件实现方面的问题。

摘要：　设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并对FPGA实现的时序结果进行了分析。

摘要：设计了一种基于FPGA的高速双精度浮点乘法器.采用了基4Booth算法产生部分积,然后用优化的Wal-lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果.采用了优化的5级流水线结构的设计在Cyclone Ⅱ EP2C35F672C6器件上经过综合后运行频率可达123.32MHz.在同等优化下,相比于Altera IP核在调用DSP乘法资源情况下运行速度提高大约11%,相比于不调用DSP乘法资源情况下运行速度提高大约67%.

摘要：设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。

摘要：浮点乘法器(FPM)是中央处理器的关键部件之一,因此其性能是处理器的关键影响因素之一,高性能浮点乘法器是研究人员的追求;基于此需求,提出了一种高速双精度浮点乘法器,该设计采用了有别于传统基2Booth算法,即基4Booth算法产生部分积,在此基础上用优化的Wallace树阵列结构进行部分积的累加得到和序列和进位序列,进而对和序列和进位序列采用部分和并行相加得到最后尾数结果;采用了优化的10级流水线结构的设计在Cyclone II EP2C15AF484C6器件上实现后运行频率可达138.77MHz;在同等优化努力下,相比于Altera IP核运行速度提高大约67.77%;类似的,在Xilinx Virtex2 xc2v6000上的实现比现存的设计频率提高约102.2%;实验结果显示了所设计FPM结构的有效性。

摘要：为了对Verilog硬件描述语言(Hardware Description Language,HDL)的浮点乘法器知识产权(Intellectual Property,IP)核参数化设计方法进行详细描述,以一种浮点乘法器的参数化设计为例,介绍了其可重配置的三种功能参数,提出了尾数乘法运算采用基4Booth编码器对部分积压缩,然后采用一种将阵列与树混合的结构,对部分积划分成几个子块并行运算,最后结果用超前进位加法器累加输出。该参数化设计实例包括了由IP核的输入参数配置生成的一个单精度浮点乘法运算模块,具有四级流水线,带时钟使能端,并与IEEE754兼容。经现场可编程门阵列(Field Programmable Gate Array,FPGA)验证,结果表明参数化的设计方法使得IP核具有可重配置、可复用的优点。