摘要：浮点加法器是集成电路数据通道中重要的单元 ,它的性能和功耗极大地影响着处理器和数字信号处理器的性能。文章分析了浮点加法器的几种结构 ,重点介绍了实现低功耗的三数据通道结构。最后 。

摘要：考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。

摘要：DSP芯片中浮点加法器的速度制约着整个芯片的工作速度,浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此,我们可以通过对LOD电路的改进,来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计,实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。

摘要：在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理.

摘要：本文提出了一种快速单精度浮点加法器的设计方法,重点介绍了该浮点加法器所采用的各种优化技术,如双数据通道划分、3级流水线结构、PN编码、简化的四舍五入模式及并行前缀加法器等,使得该浮点加法器的频率能够达到300MHz,能在高性能浮点DSP中得到很好的应用。

摘要：以浮点加法器的算法设计和结构映射为例,讨论了如何进行面向对象的ASIC系统的设计,并给出浮点加法器部分模块的VHDL描述。

摘要：浮点加法运算是浮点运算中使用频率最高的一种运算,本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码。利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz。

摘要：介绍了浮点加法器电路设计的基本算法，阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Ｔｗｏ－Ｐａｔｈ算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导１的预判的基本原理。最后提出了一种进一步改进Ｔｗｏ—Ｐａｔｈ算法的方案。

摘要：浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达10-7,而且设计结构合理,可用于中高速信号处理系统之中。

摘要：为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。