摘要：在基于现场可编程门阵列(FPGA)的设计中,低延时、高吞吐量、小面积是3个主要考虑因素。针对以上因素,提出不同基数SRT浮点除法和开方算法,设计基于Virtex-II pro FPGA的可变位宽浮点除法和开方的3种实现方案,包括小面积的迭代实现、低延时的阵列实现和高吞吐量的流水实现。实验结果表明,对于浮点除法和开方算法的流水实现,在综合面积符合要求的基础上,实现频率最高分别可达到180 MHz和200 MHz以上,证明了该实现方案的有效性。

摘要：在浮点除法器的设计中,若用函数迭代或高基数算法进行除法运算,计算开始时,通过浮点倒数查找表获得一个较精确的初始除数倒数近似值,可以减少除法的迭代次数,缩短运算的延迟。即将除数的前几位作为表的一个入口地址,该地址指示的位置存放着满足一定精度的初值倒数近似值。文中详述了几种获得除数倒数近似值的方法,其中包括算法、误差限和精度等。