摘要：为了对数字信号处理领域中的核心算法快速傅里叶变换(FFT)进行加速,需要设计专门的FFT处理器。由于在数字信号处理领域经常使用不同点数的FFT,提出一种采用基2-基4混合基的点数可配置的FFT处理器实现方案。同时,为了提高运算精度且不增加硬件资源与实现复杂度,首次提出类浮点数据格式。该类浮点数据格式采用浮点数据的设计思想表示整数型数据,使得在运算过程中低位数据得到有效利用,提高了运算精度和数据的动态范围。实验结果表明,该类浮点FFT处理器比传统pipelined FFT处理器以及经典块浮点FFT处理器具有更优的PPA性能。与经典块浮点FFT进行精度比较,对于小数值输入数据二者精度一致,对于大数值输入数据,类浮点FFT处理器比块浮点FFT处理器有更高的精度,因此是实现FFT处理器的一种有效方案。

摘要：本文提出了一种新型混合基可重构FFT处理器,由支持基-2/3FFT的新型可重构蝶形单元和多路并行无冲突的存储器组成,实现了FFT过程中多路数据并行性和操作的连续性.本设计在TSMC28nm工艺下的最高频率为1.06GHz,同时在Xilinx的XC7V2000T FPGA芯片上搭建了混合基FFT处理器硬件测试系统.对混合基FFT处理器的FPGA硬件测试结果表明,本设计支持基-2、基-3和基-2/3混合模式FFT变换,且执行速度达到给定蝶乘器数量下的理论周期值,对单精度浮点数,混合基FFT处理器可提供10-5的结果精度.

摘要：提出了一种高速、可变长点、混合基8/4/2、浮点的FFT硬件模块化设计方案。设计方案中,改进了基8/4/2混合基算法,能够处理可变长2N(3≤N≤12)采样点;提出了一种乒乓RAM结构和数据地址的组织,可以同时存、取和处理16个数据,保证处理实时性;采用了超长流水线浮点执行单元,提高了处理结果的精度。目前,该设计已在FPGA上实现,采样点长4k时处理能力为250MSPS。采用0.18μmCMOS工艺综合,4k点时处理能力可达到800MSPS。

摘要：纹理图像被视为基本微模式的线性组合·拓扑图格独立分量分析首先被用来学习图像基,然后根据生成模型,通过变换图像基获得基本微模式·最后给出了其两个应用例子:从微模式中提取基本视觉元素,并提出了相应的算法;将学习获得的分离基视为滤波器,实现其纹理分割·对比实验分析表明,该算法可取得满意的分割结果·

摘要：高吞吐浮点可灵活重构的快速傅里叶变换(FFT)处理器可满足尖端雷达实时成像和高精度科学计算等多种应用需求。与定点FFT相比,浮点运算复杂度更高,使得浮点型FFT的运算吞吐率与其实现面积、功耗之间的矛盾问题尤为突出。鉴于此,为降低运算复杂度,首先将大点数FFT分解成若干个小点数基2k级联子级实现,提出分别针对128/256/512/1024/2048点FFT的优化混合基算法。同时,结合所提出同时支持单通道单精度和双通道半精度两种浮点模式的新型融合加减与点乘运算单元,首次提出一款高吞吐率双模浮点可变点FFT处理器结构,并在28 nm标准CMOS工艺下进行设计并实现。实验结果表明,单通道单精度和双通道半精度浮点两种模式下的运算吞吐率和输出平均信号量化噪声比分别为3.478 GSample/s, 135 dB和6.957 GSample/s, 60 dB。归一化吞吐率面积比相比于现有其他浮点FFT实现可提高约12倍。

摘要：针对勒让德谱元方法,构造了一类混合局部基函数,并证明了其线性无关特点。在此基础上,给出了一种勒让德谱元计算格式:在元素端点采用局部拉格朗日基函数,在元素内部采用调整后的局部勒让德多项式。进行了正确性和精度测试,数值实验结果表明该方法能够有效地实现高计算精度,且其计算矩阵比经典谱元方法更为简单,并具有良好的数据重用性和稀疏特点。

摘要：传统位反算法在对快速傅里叶变换(FFT)的输出进行重排序时,只能以基-2形式输入数据。为此,提出一种新的基于映射迭代策略的算法,实现对任意基形式FFT输入的输出重排序,包括对映射迭代过程收敛性的证明。得出当FFT的输入点数N确定时,混合基形式下迭代次数为lbN的结论,为硬件架构的确定提供依据。

摘要：通过对通用算法对比和分析,介绍了一种利用混合基、多块存储器的原位算法构成、能够实现持续处理的多模式FFT处理器的设计和实现。该FFT处理器采用类似块浮点的数据收缩方法,结构简单、速度高、性能好、功耗低,不仅满足高速计算的要求,而且减小了硬件实现的复杂度、易于FPGA实现,因此可以适用于多载波OFDM调制系统中。

摘要：高性能快速傅里叶变换(FFT)处理器在雷达与通信等实时信号处理系统中具有广泛的应用场景.本文通过优化无冲突访存规则,结合基-2和基-8时域抽取的FFT算法,设计了一种高性能的混合基FFT处理器.该处理器采用基于存储的架构,主要组成单元包括蝶形运算单元,存储单元和控制单元.通过优化无冲突访存规则以及旋转因子生成方案,提高计算速度和硬件效率。在SMIC 40nm标准CMOS工艺下,FFT处理器工作主频超过500 MHz,核心面积为1.76×0.85 mm~2,且计算结果信噪比超过136 dB.在32K点FFT计算任务下,计算速度相比同类型FFT处理器提高约4倍.

摘要：针对现代相控阵雷达信号处理的要求,提出了一种高速、可变长、混合基8/4/2块浮点的FFT算法,给出了一种基于Altera公司Stratix系列FPGA芯片实现频域脉压的设计方案。结果表明,此模块既有专用ASIC的快速性,又有DSP器件的灵活性。