摘要：根据超声波基本原理以及现场可编程逻辑门阵列(FPGA)技术设计了超声波测厚仪及超声波轮式探头,并且实现了基于FPGA的信号处理的软件编程。对管径φ139.7mm,标称壁厚h 7.72mm的标准样管的测量实验结果表明:本文所设计的系统可靠性好,抗干扰能力强,测量精度高,测量误差小于0.1 mm。

摘要：通常对STM32单片机的烧录方式有在系统编程(in-system programming,ISP)与在电路编程(in-circuit programmer,ICP)两种方式,而两种方式都需要安装特定驱动与专业软件的电脑执行,这无疑对受环境限制无法使用电脑或没有一定专业知识的用户造成困扰。本项目利用现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)和STM32协同开发一款可下载固件的通用串行总线(universal serial bus,USB)。受FOTA技术(固件更新技术)的启发,该项目把从电脑端编译好的二进制文件或十六进制文件通过STM32 hal库生成的虚拟USB下载到作为闪存(Flash)的W25Q64芯片里,通过STM32与FPGA的通信,把数据从Flash里取出,通过串口发送给FPGA,把FPGA作为随机存储器(Access Memory,RAM)实现数据流速度可调节的输出。

摘要：为解决Camshift目标跟踪算法在跟踪目标遮挡时陷入局部最大值、跟踪目标快速移动导致跟踪丢失以及光照变化影响跟踪精度一系列问题,提出一种改进Camshift目标跟踪算法。利用自适应权重与H通道特征提取模板,融合Kalman滤波算法并引入巴氏距离遮挡判别法。非遮挡时,使用Kalman预测调整跟踪搜索区域;遮挡时,使用Kalman预测跟踪。实验结果表明,将改进后算法部署于FPGA硬件平台能够准确地跟踪快速运动、遮挡干扰目标,在1920×1080分辨率下理论跟踪帧率为98.17帧/s,对1080p@60 Hz以及多种分辨率视频输入下平均跟踪重叠率达到84.68%。

摘要：针对新型电力系统中日益增多的宽频测量装置的校准问题,研制一款基于现场可编程逻辑门阵列(FPGA)的高精度宽频测量装置校准仪,以生成高精度的宽频标准信号。该校准仪主要由信号控制、信号放大、信号反馈等模块组成。其中信号控制模块以FPGA为核心芯片,设计直接数字频率合成和快速傅立叶变换等逻辑电路,便于产生宽频信号;同时,利用闭环校正原理设计信号反馈模块,可进一步提高信号准确性。最后,搭建校准仪实验平台并进行测试。测试结果表明,该校准仪引入信号反馈模块能够产生更加准确的宽频信号,满足实际工程需要。

摘要：针对当前国内微处理器实验教学的需求,文章设计了一款面向教学用途的RISC_SPM微处理器,优化资源利用和执行效率。处理器采用内部存储器布局,资源占用少,执行速度快。通过状态机控制方法,使得运行过程更加直观清晰,克服了传统实验中灵活性不足的问题,为实验者提供了创新空间。设计过程中使用Verilog语言,支持多种寻址方式,具备完善的指令系统,能够执行一般微处理器的功能操作,满足实验教学中的实际需求并提升学生的实践能力和创新意识,为科研工作奠定了良好的基础。

摘要：针对长短时记忆神经网络(Long Short-Term Memory,LSTM)模型计算开销大、冗余计算较多的问题,本文提出一种利用输入数据稀疏性的LSTM加速器设计方案.本方案基于Delta网络算法,对输入序列的稀疏性进行构建,在避免数据不规则加载的前提下,对冗余矩阵向量乘法运算进行过滤;针对矩阵向量乘法计算模式进行建模,寻找最高效的并行阵列计算架构设计.在MNIST标准数据集上的实验表明,当Delta网络算法的过滤门限不超过0.5时,LSTM神经网络算法检测准确率不变,计算性能提高了21.53倍.

摘要：卷积神经网络(Convolutional Neural Network,CNN)是目前主流视觉算法不可或缺的关键部分.为提高CNN模型推理速度,学界提出了众多异构加速方法以满足不同场景下的多元加速需求.但如何在资源与能耗受限的在轨卫星上稳定高效地加速CNN仍是极具挑战的课题.为此,本文通过软硬件协同设计,着力优化微指令编码、指令级并行和运算级并行3个加速器设计的关键部分,在星上常见的Xilinx VX690T FPGA芯片上设计实现了一种微指令序列调度数据流的CNN加速器.在软件层面,本文提出一种可扩展的微指令编码格式及相应的编译方法.通过卷积循环分块和算子融合策略实现图级别优化,生成加速器可执行的微指令序列.在硬件层面,本文设计实现了一个由微控制器与逻辑运算器组成的RTL级CNN加速器.微控制器通过粗粒度流水线实现各类指令的并行执行.逻辑运算器通过DSP48E1计算资源级联所构建的计算阵列实现卷积算子的细粒度并行运算.实验结果表明,加速器设计功耗10.68 W,在加速YOLOV3Tiny算法时,峰值吞吐率(Runtime Max Throughput,RMT)达到378.63 GOP/s,计算资源利用效率(MAC Efficiency,ME)达到91.5%.相较典型GPU加速方法,本文的加速器有14倍能效提升.相较同类FPGA加速器,ME有6.9%以上的提升.

摘要：针对二维9/7离散小波变换硬件架构中数据缓存需求高的问题,提出了一种基于提升算法的低存储架构。通过调整提升算法数据计算顺序,设计了一种动态计算二维小波变换的新型迭代分步计算方法。根据行、列变换的不同,对其分别做一维变换架构设计,其中行滤波器结构通过将输入数据进行三序列分裂,有效减少了寄存器数;列滤波器结构通过单行输入处理消除转置存储器,同时实现了乘法器和加法器的复用。整体二维变换采用并行和流水线混合架构设计,关键路径延时减小到一个乘法器延迟。实验结果表明,对于1024像素×1024像素的图像,与其他提升结构相比,本结构片上内存使用减少了11.1%,硬件效率提高了8.2%以上;与基于卷积的迭代计算方法相比,计算周期减少为现有结构的1/9。在型号为Xilinx Kintex7 XC7K325T的现场可编程逻辑门阵列上实现,吞吐率达到460 MB/s,且具有明显的硬件资源优势。

摘要：针对卷积神经网络(CNN)计算量大、计算时间长的问题,该文提出一种基于现场可编程逻辑门阵列(FPGA)的卷积神经网络硬件加速器。首先通过深入分析卷积层的前向运算原理和探索卷积层运算的并行性,设计了一种输入通道并行、输出通道并行以及卷积窗口深度流水的硬件架构。然后在上述架构中设计了全并行乘法-加法树模块来加速卷积运算和高效的窗口缓存模块来实现卷积窗口的流水线操作。最后实验结果表明,该文提出的加速器能效比达到32.73 GOPS/W,比现有的解决方案高了34%,同时性能达到了317.86 GOPS。

摘要：提出了一种多通道、高密度、高精度数据采集系统的设计方案.采用基于现场可编程逻辑门阵列(FPGA,Field Programmable Gate Arrays)内嵌软核的体系结构,实现了多通道数据的缓冲、格式转换、乒乓读写等流水操作,解决了多层CT(Computed Tomography)有限扫描时间内数据量大、时序要求严格和数据传输精确性要求高的问题;同时利用高精度电压源和精密电阻模拟了前端输入,设计了基于PXI(PCI eXtensions for Instrumentation)总线的虚拟仪器,精确测试了设计系统的性能且未额外引入噪声.方案已成功应用于多层CT中,同时也为数据采集提供一种借鉴.