摘要：功能验证在处理器芯片开发流程中所占用的时间超过70%,因此优化提升功能验证环节的效率非常必要.软件仿真等传统验证方法提供了包括断言等多种验证机制,以提升验证的细粒度可见性和自检查能力,但是软件仿真运行速度较慢,在高效性方面有明显不足.基于FPGA的硬件原型验证方法能极大地加速验证性能,但其调试能力较弱,虽能快速发现漏洞,但难以定位漏洞出现的具体位置和根本原因,存在有效性不足难题.为同时解决上述功能验证有效性与高效性的问题,提出一种将不可综合的断言语言SVA(SystemVerilog Assertion)自动转换成逻辑等效但可综合的RTL电路的方法,聚焦于断言这一类对设计进行非全局建模、纵向贯穿各抽象层级的验证方式,对基于全局指令集架构(instruction set architecture,ISA)模型的验证能力进行补足.同时,结合FPGA细粒度并行化、高度可扩展的优势,对处理器的验证过程进行硬件加速,提升了处理器的开发效率.实现了一个端到端的硬件断言平台,集成对SVA进行硬件化的完整工具链,并统计运行在FPGA上的硬件化断言的触发和覆盖率情况.实验表明,和软件仿真相比,所提方法能取得超过2万倍的验证效率提升.

摘要：雷达测距测速应用中的精确性取决于时间上的高分辨率,而传统基于有限长单位冲激响应(finite impulse response,FIR)滤波的高精度延时设计所需的滤波阶数过高,滤波处理较慢且复杂。为了加快滤波速度和节省硬件资源,将数字内插与多相滤波技术结合,提出了一种基于多相滤波的高精度延时设计方案。根据延时精度对FIR滤波系数向量重新排序,依据延时量大小选择多相子滤波器对采样序列进行滤波处理,实现小于整数倍采样间隔的高精度延时,具有滤波速度快、节省硬件资源的特点。仿真分析延时信号的相位,表明了所提多相滤波方案可实现高精度延时。借助现场可编程逻辑门阵列(field programmable gate array,FPGA)平台,时钟频率为245.76 MHz时,实测的延时精度可低至0.509 ns。

摘要：研究了现代硬件上的并行内存排序方法,对其研究现状与进展进行了综述.首先简要阐述了经典排序算法以及排序网络的优缺点,分析其并行优化的适用性,然后从现代CPU处理器设备(多核、配备大内存)、图形处理器(GPU)、现场可编程逻辑门阵列(FPGA)等新型处理器设备介绍现有排序方法的研究成果.处理器设备的架构不同,对排序算法的优化策略也不同,现代CPU主要利用线程的本地存储层次优化数据在存储单元中的排列,以减少访存次数及减少访存缺失,同时利用单指令多数据流技术(SIMD),以提高算法的数据级并行度;GPU则需要将多个线程组织成线程块,依靠共享内存提高线程块的访存速度,而在线程块内则使用单指令多线程(SIMT)技术提高线程的执行效率;FPGA则更靠近于硬件底层,受到自身的资源限制,FPGA的优化策略主要依靠硬件描述语言或高级综合语言优化电路的设计,提高资源利用率的同时增加FPGA的吞吐量.现有的成果表明,GPU的并行内存排序性能优于CPU端上的并行内存排序性能.作者最后对未来的研究方向进行了展望.

摘要：针对卷积神经网络在极致边缘计算(UEC)场景应用中的性能和功耗需求,该文针对场景中16 Bit量化位宽的网络模型提出一种不依赖外部存储的卷积神经网络(CNN)加速器架构,该架构基本结构设计为基于现场可编程逻辑门阵列(FPGA)的多核CNN全流水加速器。在此基础上,实现了该加速器的层内映射与层间融合优化。然后,通过构建资源评估模型在理论上完成架构中的计算资源与存储资源评估,并在该理论模型指导下,通过设计空间探索来最大化资源使用率与计算效率,进而充分挖掘加速器在计算资源约束条件下的峰值算力。最后,以纳型无人机(UAV)自主快速人体检测UEC场景为例,通过实验完成了加速器架构性能验证与分析。结果表明,在实现基于单步多框目标检测(SSD)的人体检测神经网络推理中,加速器在100 MHz和25 MHz主频下分别实现了帧率为137和34的推理速度,对应功耗分别为0.514 W和0.263 W,满足纳型无人机自主计算这种典型UEC场景对图像实时处理的性能与功耗需求。

摘要：为了提高控制系统的通信速度和效率,研究高速总线的系统架构,设计并实现具有高实时性,高吞吐率,易扩展等特点的基于现场可编程逻辑门阵列(FPGA)的控制系统高速总线(LHSB),物理层采用多点低压差分信号(M-LVDS)标准,实现256 Mbps的高速串行通信,数据链路层通过实时的链路状态维护实现多路径优化选择的网络冗余,保证通信可靠性的同时使带宽的利用率最大化.通过Xilinx XC3S400A FPGA对设计方案进行实现和实际测试,结果表明,高速总线与当前主流的控制系统总线相比,通信速度和实时性能有了明显的提升,并最大程度的满足上层应用的需要.

摘要：三目立体视觉系统能够克服双目立体视觉系统存在的遮挡等问题,进一步提高立体视觉系统测量精度。然而增加传感器数量会导致匹配算法计算量增大,影响系统实时性,从而限制三目立体视觉系统在各领域的实际应用。为此,本文提出一种三目半全局立体匹配算法及其硬件计算框架。首先,在对三目立体视觉系统基本模型深入分析的基础上,提出一种硬件友好的半全局匹配算法。随后,根据FPGA硬件并行化计算和流水线处理的特点,对片上系统整体框架及各计算模块结构进行设计。最后,基于Zynq-7000 SoC FPGA搭建一套完整硬件实验系统进行算法实现,分别使用数据集图像和真实场景图像对本文算法进行评估。实验结果表明,本文算法与传统双目半全局匹配算法相比,有效像素填充率提高17.31%,错误率降低13.06%,在真实场景下可实现60 fps实时立体匹配,能够满足各类应用场景的实际需求。

摘要：可见光通信物理层主要使用的非对称限幅和直流偏置两种光正交频分复用方案,只能在频谱效率与功率效率间选择其一。为了兼顾二者,基于自适应偏置的光正交频分复用提出了一种适于可见光通信的数字基带系统设计方案,并通过现场可编程逻辑门阵列搭建的室内可见光通信硬件平台对该方案进行了实现和验证。研究中首先通过自适应偏置光正交频分复用的MATLAB离线实现验证了使用光正交频分复用信号在室内进行可见光通信的可行性,并确定了数字基带系统中使用的参数。其次给出了可见光通信数字基带系统的设计方案。最后基于该方案,通过现场可编程逻辑门阵列搭建了室内可见光通信硬件平台,并对收发端主要模块进行介绍。测试表明所提出的可见光通信数字基带系统有效提高了频谱资源利用率,降低了系统能耗。其中物理层特殊的帧结构设计提高了快速傅里叶变换窗口检测的准确性和信道估计与均衡的能力,从而有效降低了误码率,保证了通信传输速率,进而提升了数字基带系统的整体性能。

摘要：介绍了超大规模片上系统(SoC)验证平台的设计与实现。该验证平台采用多片现场可编程逻辑门阵列(FPGA)构成超大规模FPGA阵列,针对SoC的典型特点设计了平台拓扑结构和组成单元。该验证平台仿真规模大、互连资源丰富、工作频率高、扩展灵活。应用实例表明该平台具有良好的实用价值。

摘要：为提高准循环低密度奇偶校验码(LDPC)编码过程中矩阵与向量乘法运算的运算速度,提高编码器的吞吐率,提出采用对数循环移位器实现这一运算的方案.设计了WIMAX标准中码率为1/2,码长为2 304的LDPC码的编码器.利用该码的校验基矩阵经过重组后可得到一个相邻的奇数行与偶数行非负元素所在的列号互不相同的矩阵的特点,在编码器的设计中充分利用了资源共享,采用6个对数循环移位器完成该码编码过程中的12组矩阵与向量乘法的并行运算.时序仿真和实际硬件测试的结果表明:与其他方法相比,该方案有效地降低了系统资源消耗,提高了吞吐率.

摘要：提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.