摘要：提出了一种多通道、高密度、高精度数据采集系统的设计方案.采用基于现场可编程逻辑门阵列(FPGA,Field Programmable Gate Arrays)内嵌软核的体系结构,实现了多通道数据的缓冲、格式转换、乒乓读写等流水操作,解决了多层CT(Computed Tomography)有限扫描时间内数据量大、时序要求严格和数据传输精确性要求高的问题;同时利用高精度电压源和精密电阻模拟了前端输入,设计了基于PXI(PCI eXtensions for Instrumentation)总线的虚拟仪器,精确测试了设计系统的性能且未额外引入噪声.方案已成功应用于多层CT中,同时也为数据采集提供一种借鉴.

摘要：针对二维9/7离散小波变换硬件架构中数据缓存需求高的问题,提出了一种基于提升算法的低存储架构。通过调整提升算法数据计算顺序,设计了一种动态计算二维小波变换的新型迭代分步计算方法。根据行、列变换的不同,对其分别做一维变换架构设计,其中行滤波器结构通过将输入数据进行三序列分裂,有效减少了寄存器数;列滤波器结构通过单行输入处理消除转置存储器,同时实现了乘法器和加法器的复用。整体二维变换采用并行和流水线混合架构设计,关键路径延时减小到一个乘法器延迟。实验结果表明,对于1024像素×1024像素的图像,与其他提升结构相比,本结构片上内存使用减少了11.1%,硬件效率提高了8.2%以上;与基于卷积的迭代计算方法相比,计算周期减少为现有结构的1/9。在型号为Xilinx Kintex7 XC7K325T的现场可编程逻辑门阵列上实现,吞吐率达到460 MB/s,且具有明显的硬件资源优势。

摘要：雷达测距测速应用中的精确性取决于时间上的高分辨率,而传统基于有限长单位冲激响应(finite impulse response,FIR)滤波的高精度延时设计所需的滤波阶数过高,滤波处理较慢且复杂。为了加快滤波速度和节省硬件资源,将数字内插与多相滤波技术结合,提出了一种基于多相滤波的高精度延时设计方案。根据延时精度对FIR滤波系数向量重新排序,依据延时量大小选择多相子滤波器对采样序列进行滤波处理,实现小于整数倍采样间隔的高精度延时,具有滤波速度快、节省硬件资源的特点。仿真分析延时信号的相位,表明了所提多相滤波方案可实现高精度延时。借助现场可编程逻辑门阵列(field programmable gate array,FPGA)平台,时钟频率为245.76 MHz时,实测的延时精度可低至0.509 ns。

摘要：功能验证在处理器芯片开发流程中所占用的时间超过70%,因此优化提升功能验证环节的效率非常必要.软件仿真等传统验证方法提供了包括断言等多种验证机制,以提升验证的细粒度可见性和自检查能力,但是软件仿真运行速度较慢,在高效性方面有明显不足.基于FPGA的硬件原型验证方法能极大地加速验证性能,但其调试能力较弱,虽能快速发现漏洞,但难以定位漏洞出现的具体位置和根本原因,存在有效性不足难题.为同时解决上述功能验证有效性与高效性的问题,提出一种将不可综合的断言语言SVA(SystemVerilog Assertion)自动转换成逻辑等效但可综合的RTL电路的方法,聚焦于断言这一类对设计进行非全局建模、纵向贯穿各抽象层级的验证方式,对基于全局指令集架构(instruction set architecture,ISA)模型的验证能力进行补足.同时,结合FPGA细粒度并行化、高度可扩展的优势,对处理器的验证过程进行硬件加速,提升了处理器的开发效率.实现了一个端到端的硬件断言平台,集成对SVA进行硬件化的完整工具链,并统计运行在FPGA上的硬件化断言的触发和覆盖率情况.实验表明,和软件仿真相比,所提方法能取得超过2万倍的验证效率提升.

摘要：介绍了超大规模片上系统(SoC)验证平台的设计与实现。该验证平台采用多片现场可编程逻辑门阵列(FPGA)构成超大规模FPGA阵列,针对SoC的典型特点设计了平台拓扑结构和组成单元。该验证平台仿真规模大、互连资源丰富、工作频率高、扩展灵活。应用实例表明该平台具有良好的实用价值。

摘要：随着半导体制造工艺水平和电路集成度的不断提高,加之电磁环境日趋复杂、多变,使得应用于电子系统的传统电磁防护和抗扰方式的不足正日渐突出,导致典型现场可编程逻辑门阵列(FPGA)芯片的电磁抗扰度逐渐下降。以广泛应用的FPGA为研究对象,针对典型近场危害源静电放电(ESD)的防护问题,利用试验方法模拟人ESD注入FPGA芯片对其内部电路造成损伤的过程,建立FPGA受ESD损伤的行为级故障模型,结果表明,电子系统与生物系统受损过程具有某些相似的规律。进而基于电磁仿生学的思想,设计了具有冗余机制和结构自组织功能的虚拟细胞模型,利用遗传算法实现故障自修复的功能。最后利用马尔可夫模型分析其稳态可用度,证明在随机ESD事件频繁发生并导致电路损伤时,此模型仍能保持较高的可用度和安全性。

摘要：提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%.算法的时间复杂度仍然是线性的.

摘要：近眼显示器在高分辨率和高刷新率的前提下应尽量小型化,传统视频压缩方案难以满足需求。将人眼临界频率与偏心率的关系量化,提出视点恰可察失真模型用于位平面运动估计的匹配准则。将运动估计的搜索范围优化为时间维度和灰阶维度两部分。结合人类视觉系统和概率统计分析,新增补充匹配块替代残差数据。制定基于位平面运动估计的视频压缩方案以适配数字驱动近眼显示器,以现场可编程逻辑门阵列为核心设计控制器并搭建系统进行验证。实验结果表明,对低五个位平面压缩效果最均衡,压缩比为1.385,数据传输量恒定,有利于硬件设计。峰值信噪比为37.658 dB,结构相似度为0.975,还原后的图像与原图像无明显差异,符合人眼直观感受。

摘要：可见光通信物理层主要使用的非对称限幅和直流偏置两种光正交频分复用方案,只能在频谱效率与功率效率间选择其一。为了兼顾二者,基于自适应偏置的光正交频分复用提出了一种适于可见光通信的数字基带系统设计方案,并通过现场可编程逻辑门阵列搭建的室内可见光通信硬件平台对该方案进行了实现和验证。研究中首先通过自适应偏置光正交频分复用的MATLAB离线实现验证了使用光正交频分复用信号在室内进行可见光通信的可行性,并确定了数字基带系统中使用的参数。其次给出了可见光通信数字基带系统的设计方案。最后基于该方案,通过现场可编程逻辑门阵列搭建了室内可见光通信硬件平台,并对收发端主要模块进行介绍。测试表明所提出的可见光通信数字基带系统有效提高了频谱资源利用率,降低了系统能耗。其中物理层特殊的帧结构设计提高了快速傅里叶变换窗口检测的准确性和信道估计与均衡的能力,从而有效降低了误码率,保证了通信传输速率,进而提升了数字基带系统的整体性能。

摘要：针对卷积神经网络在极致边缘计算(UEC)场景应用中的性能和功耗需求,该文针对场景中16 Bit量化位宽的网络模型提出一种不依赖外部存储的卷积神经网络(CNN)加速器架构,该架构基本结构设计为基于现场可编程逻辑门阵列(FPGA)的多核CNN全流水加速器。在此基础上,实现了该加速器的层内映射与层间融合优化。然后,通过构建资源评估模型在理论上完成架构中的计算资源与存储资源评估,并在该理论模型指导下,通过设计空间探索来最大化资源使用率与计算效率,进而充分挖掘加速器在计算资源约束条件下的峰值算力。最后,以纳型无人机(UAV)自主快速人体检测UEC场景为例,通过实验完成了加速器架构性能验证与分析。结果表明,在实现基于单步多框目标检测(SSD)的人体检测神经网络推理中,加速器在100 MHz和25 MHz主频下分别实现了帧率为137和34的推理速度,对应功耗分别为0.514 W和0.263 W,满足纳型无人机自主计算这种典型UEC场景对图像实时处理的性能与功耗需求。