摘要：针对直流分裂电容型复用式有源功率解耦(MAPD)电路在电容失配下解耦效果变差的问题,提出一种适用于电容失配情况下的控制策略。首先,将MAPD电路移植到单相级联H桥整流器(CHBR)中,阐述了所结合电路的优势,分析了MAPD电路在电容匹配下运行的机理。其次,考虑到电容容值容易随温度等因素发生变化,对电容失配下电路中衍生的纹波进行分析,对分裂电容的电压参考值进行修改,研究电容失配情况下的纹波抑制方法,设计一种针对电容失配情况下的双环路控制策略,可有效解决电容失配对系统解耦产生的影响,具有鲁棒性好、解耦精度高的特点。仿真和实验结果均验证了所提出控制策略的有效性。

摘要：为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。

摘要：为解决流水线模数转换器(ADC)在连续工作时功耗高、电容器匹配度有限以及运算放大器大摆幅输出信号下线性度下降的问题,基于0.5μm BCD工艺,设计了一款11 bit流水线高速ADC。提出了无采样保持放大器、幅度减半和多位量化相结合的设计方法,使ADC在大摆幅信号下有足够的线性度来处理信号,同时使电容数模转换器(DAC)的匹配精度满足ADC分辨率的要求,极大地降低了对电容阵列几何参数的匹配精度要求,具有较低的功耗。采用Cadence Virtuoso设计版图,测试结果表明,芯片的微分非线性(DNL)在-0.5~+0.5 LSB范围内,有效位数(ENOB)为10.61 bit,功耗为97 mW,获得了较好的性能。

摘要：在逐次逼近型(SAR)A/D转换器的设计过程中,电容网络的匹配精度对A/D转换器系统精度有着至关重要的影响。详细推导了电容失配误差与A/D转换器精度的关系表达式,给出了严密的理论证明,为电路设计人员选择工艺、版图方式、电路结构和电容大小提供了有力的理论基础。此论证方式也适用于电阻网络等其他二进制加权网络的精度计算。

摘要：流水线ADC的系统性能会受到各种误差源的影响,建立精确的误差模型对于优化系统设计具有重要意义。根据流水线ADC系统线性度指标之间的基本关系,提出了一种改进的增益误差模型,同时导出了增益误差和电容失配与残差输出的关系。Matlab仿真表明,该模型较传统增益误差模型更好地约束了开环增益;在相同有效系统精度要求下,电容失配对INL、DNL、SFDR的影响较增益误差大。

摘要：无线传感器网络以及其他IoT系统的发展给人类生活带来更多便利的同时,也给信息安全带来了很多挑战,而物理不可克隆函数(PUF)电路则使得信息安全有了一定保障,然而传统PUF由于会极大增加芯片面积导致应用受限。本文在SMIC 55nm CMOS工艺基础提出了一种基于SAR ADC中电容失配的PUF,在已得到广泛应用的SAR ADC的基础上实现PUF,将所设计的PUF在cadence的spectre中进行蒙特卡洛仿真,分析仿真结果计算出PUF的片间汉明距离为0.48、片内汉明距离为0.01,表明PUF的唯一性与稳定性表现良好。

摘要：在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。

摘要：针对逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)中电容失配引起转换精度降低的问题,提出了基于扰动的高精度SAR ADC校准算法.SAR ADC采用整数权重非二进制结构的分段电容阵列,在未增加额外冗余电容的情况下可实现误差容错的冗余功能,提高了SAR ADC输入信号的摆幅与转换精度.仿真结果表明,该校准算法将无杂散动态范围(Spurious-Free Dynamic Range,SFDR)从60.0 dB提升到106.3 dB,将有效位数(Effective Number of Bits,ENOB)从9.28 bit提升到13.75 bit,仿真结果验证了校准算法的正确性和有效性.

摘要：在超高速高精度模数转换器(ADC)设计中,低压运算放大器及其数字辅助校准算法至关重要。基于40 nm CMOS工艺、工作电压1.1 V,设计了一款500 MS/s、12位流水线ADC。系统采用前端无采保结构及低压级间运算放大器以降低系统功耗。本文提出了一种基于数字检测的算法校准级间增益和电容失配误差,使用较小的面积和功耗有效提高了ADC的整体性能。本数字校准方案将ADC的差分非线性(DNL)和积分非线性(INL)从2.4 LSB和5.9 LSB降低为1.7 LSB和0.8 LSB。对于74.83 MHz的正弦信号,校准技术分别实现了63.14 dB的信号-失真噪声比(SNDR)和75.14 dB的无杂散动态范围(SFDR),功耗为123 mW,满足设计指标,证明了带有数字校正的低压流水线ADC设计的有效性。

摘要：针对高速逐次逼近型模数转换器中的比较器失调和电容失配问题,设计一种模拟前端“粗”校准与数字后端“细”校准相结合的模数混合校准技术,对系统失调电压以及电容失配分别进行抵消、量化与补偿,从而在保证模数转换器采样速率的同时能够有效提高转换精度和信噪比。基于12位模数转换器对所提出的电路结构和校准算法进行了Matlab行为级建模仿真,算法校准后在80 MHz采样率下信噪失真比达到73.28 dB,有效位数11.88 bit,分别比校准前提高15.1dB与2.5 bit。