摘要：对具有不同输入端的MOS电流模逻辑(MCML)门电路进行了设计分析,应用MCML单元逻辑电路,设计了一个4位超前进位加法器。基于SMIC 0.13μm CMOS工艺平台,对设计的加法器进行仿真。结果表明,该加法器的延迟比传统CMOS电路小,可广泛用于高速低功耗逻辑运算单元。

摘要：光纤通信在大数据时代得到广泛的应用,其速度快、带宽大、可靠性高的特点满足了对长距离、大容量信息传输的要求。前置放大器作为光接收器的前端,其性能高低直接影响到整个光接收系统的工作性能。基于SMIC 0.13μm CMOS工艺,设计完成了一款5 Gbps光接收前置放大器。首先,整体差分式结构可以消除共模噪声的干扰,降低放大器的等效输入噪声。其次,采用共源共栅的输入结构具有低输入阻抗的特点,能有效抑制光电管大电容带来的不利影响。最后,输出级采用电流模逻辑结构,解决了输出增益与带宽之间的矛盾。仿真结果表明,放大器增益达到62 d BΩ,带宽4.7 GHz;等效输入噪声30.1 p A/Hz,眼图迹线清晰,张开度较大,能够满足5 Gbps平衡光探测器通信要求。

摘要：将全球卫星导航系统(GNSS)接收机用于手持移动设备必须降低正交二分频器等大功耗模块的功耗,因此,本文提出了工作于1V电压以下的正交二分频器。使用提出的正交二分频器可使电路在各工艺角下高速稳定的工作,并大大降低模块的功耗。首先,介绍已有的高速二分频器。接着,计算了所提出结构的直流静态偏置,并对提出的锁存器进行小信号建模和分析。最后,根据小信号模型分析得到的条件和GNSS接收机的应用要求,设计了提出的低功耗结构。实验结果表明:提出的二分频器最高工作频率为6.55GHz,最低可工作到0.25GHz,消耗电流为0.8mA,占用面积为0.014 4mm2。提出的电路结构在0.13μm CMOS工艺上实现,可稳定工作于1V电压下,目前已成功应用于低功耗的移动GNSS接收机中。

摘要：本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的并行扰码发生器设计方法,能缩短关键路径的延时.同时,文中还对串行输出接口进行了设计优化,降低了温度、电压波动带来的影响,面积、功耗等性能均有提升.串行输出接口采用65nm CMOS工艺设计,数字模块电路(扰码发生器、并串转换电路、DLL)的版图面积为72μm×97μm,CML输出电路的版图面积为85μm×53μm.版图后仿真显示单通道总功耗11.5mW,在不同输入相位下均能实现并行1.33Gb/s×3bits到串行4Gb/s×1bit的并串转换,满足模数转换器对输出接口的要求.

摘要：利用0.18μm MixRF CMOS工艺,设计了一种用于车载辅助驾驶系统的新型双向互收发电路。收发电路采用频分复用方式,在同一对差分铜互联传输通道上,同时进行双向数据无干扰实时收发。前向通道利用电流模逻辑驱动器发送高速数据,同时并行低通滤波器滤除本地高频信号,实现低速接收;后向通道在实时发送低速控制信息的同时,利用高通滤波器滤除本地低频信号,实现高速接收。测试结果显示,该电路可在不同长度、不同类型的铜质传输线[1 016mm(40英寸)印制电路板、6m2.0标准通用串行总线线缆、8m6类双绞线缆],进行高速数据0.4~2.4Gbps及低速2~4 Mbps控制数据双向实时传输。

摘要：为提升基于PIN电学结构载流子注入式硅基电光调制器性能,采用TSMC 0.18μm CMOS工艺设计一种新型预加重驱动电路.该电路采用电流模逻辑(CML)结构,并引入低压差分信号(LVDS)型电流选择器,在实现提升响应速度和工作带宽的同时,降低整体平均功耗.仿真结果表明:基于PIN电学结构载流子注入式硅基电光调制器的电压响应时间同时受预加重驱动信号过冲幅度和持续时间影响.当预加重驱动信号过冲幅度和持续时间分别取值为2 V和0.2 ns时,基于PIN电学结构载流子注入式硅基电光调制器的电压响应时间缩减了16.7%,工作带宽扩展至4.34倍,且根据不同的开关活动性需求,平均功耗最高降低了60%.

摘要：基于0.18μm SiGe BiCMOS工艺,设计了超高速高精度数模转换器(DAC),其时钟采样率为4 GS/s、精度为14 bit。为满足4 GHz处理速度,该DAC中所有电路均采用异质结晶体管(HBTs)搭建。为了降低功耗和节约面积,本设计采用10+4分段译码的方式,其中低10位电流舵使用R-2R梯形电阻网络,而高4位使用温度计码结构。仿真结果表明,所设计DAC的DNL、INL分别为0.54 LSB和0.39 LSB,全奈奎斯特频域内的无杂散动态范围均大于82 dBc。在3.3 V和5 V混合电源供电下,整个DAC的平均功耗为2.39 W。芯片总面积为11.22 mm^(2)。

摘要：介绍了一种基于0.7μm磷化铟(InP)双异质结双极型晶体管(DHBT)工艺的超高速全加器,将加法运算与数据同步锁存融合设计来提高计算速度,采用多数决定运算法则设计单层晶体管并联型进位电路来降低功耗。测试结果表明,全加器的最高时钟频率达32.2 GHz,包含锁存器的全加器整体电路功耗为350 mW。

摘要：采用标准0.18μm CMOS工艺,提出了一种高集成度可编程分频器。该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑。仿真结果表明,在1.8 V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW。

摘要：采用HHGrace 180 nm CMOS工艺实现了一款低噪声全差分电荷泵型锁相环,可为物理层芯片提供精确且稳定的时钟信号。鉴频鉴相器和分频器采用电流模逻辑电路构成基本单元,提高了锁相环的工作速度;设计了一种改进型差分电荷泵,引入共模反馈使电荷泵输出电压的静态工作点更加稳定,提高了锁相环的相位噪声性能。测试结果表明,该锁相环功耗小于24 mW,芯片面积为510μm×620μm,锁定时间小于2.5μs,相位噪声为-108 dBc/Hz@100 kHz、-113 dBc/Hz@1 MHz。