摘要：为了解决海量图像数据对存储介质和有限的带宽造成的巨大压力,提出了高性能的图像无损压缩知识产权(IP)核,给出了相应的超大规模集成电路(VLSI)架构。通过对图像预处理模块进行兼容性优化,使其可以灵活处理多种规格的图像;优化离散小波变换(DWT)模块,提出了单加法器延时结构,使离散小波变换模块的最高工作频率达274 MHz;IP核整体架构采用串并复用流水线设计思路,图像预处理和离散小波变换模块串行处理数据,算术编码和位平面编码模块并行处理数据,IP核内的所有模块均采用流水线设计方法,最终大幅提升IP核的吞吐率。实验结果表明,设计的IP核可直接接收光电耦合器件(CCD)相机的图像数据完成无损压缩并输出码流,该IP核在Xilinx Kintex-7 KC705开发板上实现,最高工作频率达171 MHz,最大吞吐率达1472 Mb/s,与现有图像无损压缩VLSI编码器相比,最高工作频率提升16%以上,最大吞吐率提升25%以上。

摘要：为满足航天飞行器地面仿真设备使用的需求,设计了一种基于可编程逻辑门阵列(FPGA)的1553B总线通信终端知识产权(IP)核。在保证总线系统可靠性的前提下,采用自顶向下的设计方法与"双进程"编码方式,利用超高速硬件描述语言(VHDL)生成目标代码,使用ModelSim软件进行仿真,最后在实际设备中验证并应用。该IP核可配置在总线控制器、远程终端或总线监控器3种不同的工作模式下运行,易于集成入片上系统(SoC),对进一步应用1553B总线提供了更多的选择。

摘要：随着全球化的不断深入,第三方知识产权(IP)核应用越来越广泛。随着硬件木马攻击技术逐渐成熟,使得在芯片设计阶段植入硬件木马成为可能。因此,在芯片设计过程中面临IP核被植入木马的严重威胁,现有研究所提的硬件木马检测方法具有依赖黄金参考电路、需要完备的测试向量、大量的样本进行学习等特征。面向IP核的硬件木马检测需求,提出一种基于可控制性度量的图神经网络检测方法。该方法以门级网表作为输入,首先以可控制性值为指导,得到可疑的门节点,用于缩小搜索范围;然后利用可疑门节点生成对应的子图,利用图卷积神经网络从子图中提取特征,实现对子图的分类和检测,最终识别硬件木马。实验结果表明,该方法无须测试激励和黄金模型,利用硬件木马的隐蔽特性与结构特征相结合的方法提升硬件木马的检测准确率,平均真阳率为100%,假阳率为0.75%,在保证较高真阳率的同时可有效降低假阳率,达到较好的检测效果。

摘要：日前．由大连重工·起重集团独立设计制造的30万千瓦核电机组环行起重机顺利通过出厂验收，并将发往巴基斯坦，服务于恰希玛核电站二期工程。这是我国出口的首台具有自主知识产权的核环吊。

摘要：ZUC-256是为提供5G应用环境256 bit安全性而设计的流密码算法,数据处理速率是其核心性能之一,为此本文提出一种具有高吞吐率特性的硬件设计方案.该方案采用流水线拆分关键路径初步提升系统工作频率,并提出一种完成模(231-1)加算法的优化电路进一步缩短关键路径延迟,该模加结构相较于现有结构缩短了42%的逻辑延迟,能够显著提升系统工作频率和吞吐率.本研究分别采用Xilinx公司的Virtex-5器件、Alter公司的DE2-115器件和TSMC 90 nm工艺实现了该流密码硬件结构.实验测试结果表明,采用TSMC 90 nm工艺实现的ASIC系统工作频率最高达到1200 MHz,吞吐率可达38.4 Gbps,比现有研究成果提升71%.

摘要：介绍了以Y图为中心的系统级设计方法研究主题,从软硬件协同设计技术、设计重用技术以及与底层相结合设计技术3方面探讨了系统级关键设计技术的研究进展·从设计方法和技术路线上,将当前的研究工作归纳为基于SpecC自顶向下细化求精的设计方法、基于组件多处理器核SoC自底向上搭积木的设计方法和基于平台上下结合分而治之的设计方法3类·在此基础上,对各类方法的基本思想、描述语言、设计模型和关键技术等进行了分析与对比,并给出了该领域存在的研究问题及其今后的研究方向和重点·

摘要：系统集成芯片(SoC)是21世纪集成电路的发展方向,它以IP核复用技术、超深亚微米工艺技术和软硬件协同设计技术为支撑,是系统集成和微电子设计领域的一场革命。该文阐述了SoC的设计与验证、IP的开发与复用以及工程化SoC所面临的超深亚微米下的物理综合、软硬件协同设计、低功耗设计、可测性设计和可重用技术等方面的挑战。

摘要：以自主研发的软硬件协同设计平台YH-PBDE为基础,提出一个逐层细化的层次化通信模型.该模型遵循计算与通信相分离的设计原则,分为系统、虚部件和实部件三个层次,层与层之间的接口通过映射和细化两种方式实现;同时,基于该模型阐述了一种新颖的虚实部件接口综合算法流程,为不同知识产权核之间的平滑通信提供了实用的解决方案.该模型和方法可以有效地实现不同核之间的自动集成,使复用技术成为可能.

摘要：为满足数字存储示波器(DSO)大流量实时数据显示的需要,本文设计了一种以A ltera FPGA和T I C 5000DSP为核心的高性能液晶屏(LCD)显示控制系统。该系统只需主机直接提供采样数据和少量控制字,便可自动生成显示所需的各种菜单,完成对采样数据的处理,产生输出波形,并驱动LCD以恒定刷屏速率进行显示。系统减轻了主机负担,实现了LCD高速数据更新,提供了灵活的接口电路,并在测试中获得了每秒80帧的波形更新速率。

摘要：针对ARM公司的ARM926EJ-S型号硬核形式固化处理器构建的全球定位系统(GPS)L1波段(中心频率为1575.42MHz)信号基带处理的片上系统(SoC)功耗高、成本高的问题,提出一种基于Cortex-M3开源软核处理器构建的GPS基带SoC系统,以实现处理器核的系统移植:针对软件实现和硬件实现的特点,完成基带处理的软硬件功能划分与协同设计;硬件部分选用Cortex-M3软核和高级微处理器总线架构2.0(AMBA2.0)片上总线为核心进行基带处理SoC架构设计,通过修改ARM公司提供的总线功能模块的软知识产权核(IP core),构建高级高性能总线(AHB)和外围总线(APB)的总体结构,设计若干符合AMBA2.0协议的IP核,并完成基带等相关IP核的挂接,实现SoC系统功能的扩充;软件部分通过C语言完成对系统的初始化、启动等相关配置,并编写卫星导航基带电路的特定测试信号,实现软件对基带IP的灵活配置。仿真结果表明,该系统能够实现对基带IP的灵活配置,满足对器件的低功耗、微集成要求。