摘要：FPGA实时仿真中通过查表法建立的电机非线性模型存在通用性不高、精确度受限于片上存储资源等问题,为此建立了基于矩阵求逆的电机FPGA实时仿真模型。为了减小电感矩阵求逆对仿真实时性的影响,算法中选择了前向欧拉离散方法以及基于LDL T分解的矩阵求逆方法;模型框架中设计了电感矩阵更新及其求逆与电机方程更新并行处理的顶层框架,设计了以高速浮点乘累加器和浮点除法器为基本单元的底层计算架构;程序实现中采用了数据驱动的方法控制基本计算单元的任务调度。以Xilinx Virtex7 xc7vx485t为目标芯片,评估了以三相感应电机为例建立的电机模型FPGA程序,进行了电感参数定常与饱和两种工况下的离线仿真与实时仿真。所建电机FPGA实时仿真模型能够达到320 MHz的运行频率、793.75 ns的仿真步长,定子电流和转子电角速度的最大相对稳态误差分别为3.13%、0.70%。

摘要：文章在分析Givens分解、上三角矩阵求逆及三角矩阵乘特征的基础上,提出了针对高密度复杂信号处理的原位替换并行矩阵求逆方法,并设计实现了基于此方法的矩阵求逆硬件加速器。该硬件加速器可以实现128阶以内任意2n阶单精度浮点实数矩阵的求逆运算,与2GHz的羿龙通用处理器上软件实现相比可以获得200多倍的加速比。

摘要：在现代信号处理领域中,矩阵求逆运算广泛应用,利用并行结构及现场可编程门阵列(FPGA)的处理能力快速实现了8阶满秩矩阵的求逆过程,完成了高阶矩阵求逆处理器的设计,该设计采用Quartus II 13.0开发平台对程序进行编译、例化及综合,利用Modelsim仿真平台对设计进行仿真测试、将显示结果与MATLAB结果进行对比分析验证。通过分析验证表明:该处理器充分利用了FPGA的并行性能,实现了对高阶矩阵求逆过程的快速计算,并利用定标法提升了求逆的计算精度,解决了高阶矩阵难以求逆及传统求逆方法收敛性差、精度低,对通用性计算机运算依赖性较大等问题,对实际工程有广泛的用途。

摘要：介绍了对矩阵进行LU分解算法求逆的电路结构设计,设计过程中通过对算法进行分解得到合理的运算顺序,从而发现结构中可以复用的模块。结构的设计采用了脉动阵列,并且阵列单元模块的内部结构控制信号和运算过程简单,不存在输出信号反馈和多种信号综合控制的情况。电路因为脉动阵列中运用的流水的结构使得整个系统具有较大的吞吐量,所以系统的运算速度很快,而且通过对结构进行的优化可以使得整个设计的面积减小很大。

摘要：对于数字信号处理、无线通信技术等数值计算领域中大量的矩阵求逆运算,采用传统的求逆算法,如伴随矩阵法、高斯消去法等,计算量庞大、过程复杂,且存储空间需求大、并行性低,硬件实现计算加速效率不高。文章提出一种原位替换矩阵求逆算法,针对算法设计地址控制和硬件架构,在Xilinx公司的Virtex7现场可编程逻辑门阵列(field programmable gate array,FPGA)中进行了硬件实现,验证了所设计的硬件架构在原存储空间内,能够并行高效地完成2^n阶单精度实数矩阵求逆运算,结果精度能达到10^-6。与基于Cholesky分解的矩阵求逆方法相比,该算法能取得近10倍的加速比;其并行性高,占用的存储和硬件资源少,具有较高的性能。

摘要：文章在深入研究原位替换算法的基础上,提出一种新的大维度矩阵求逆算法。该算法通过主元交换和行修正操作,将算法应用范围扩展至非奇异矩阵。与使用二次约化处理的算法相比,该文算法运算量约为前者的60%。综合考虑运算速度、硬件资源及文中新算法的高并行性,分别在TSMC 28 nm工艺和Xilinx XC7V2000T芯片上完成硬件实现,并在现场可编程门阵列(field programmable gate array,FPGA)上进行了功能和性能验证。硬件实测结果表明,文中设计可在339 572个周期内完成128阶非奇异单精度浮点矩阵求逆任务,结果精度达10-5。与基于高斯消元法的大规模矩阵求逆实现相比,文中硬件实现时存储资源大约节省了46%。

摘要：针对在空时自适应处理(STAP)中通常采用Cholesky分解矩阵求逆算法求杂波协方差矩阵的逆矩阵,设计了基于FPGA的并行化Cholesky分解矩阵求逆运算模块的实现架构。该模块分成Cholesky分解子模块、三角矩阵求逆子模块和三角矩阵相乘子模块等三部分,流水执行求逆运算。通过实测与仿真,对矩阵阶数、运算并行度、FPGA占用资源、运算时间和运算精度等要素之间的关系进行了详细分析。

摘要：本论文提出了一种便于ASIC实现的矩阵求逆算法,可以完成对1到16维下三角复矩阵的求逆运算,并用Verilog硬件描述语言进行实现。利用SMIC0.13um工艺库和Synopsys公司的Design Compiler工具对代码进行了综合,并进行了低功耗优化,最后使用Modelsim工具对代码进行了仿真验证,得到的结果同C代码模拟的结果完全一致,证明本模块完全可以达到预期目的。

摘要：矩阵求逆广泛应用于数字通信领域,利用现场可编程门阵列(FPGA)实现能充分发挥硬件的速度优势,实现高速通信。目前,已有文献对上下三角矩阵求逆的硬件算法进行阐述,而对任意满秩矩阵求逆的硬件算法尚未深入的研究。提出了基于下上三角矩阵分解(LU分解)对任意满秩矩阵求逆的理论算法及超高速集成电路硬件描述语言(VHDL)硬件描述,并分别用软件仿真和硬件仿真进行验证。通过对比,硬件设计仿真的结果与预期结果吻合。

摘要：针对传统RTL编码在Cholesky分解矩阵求逆等复杂算法FPGA设计时存在开发难度大、设计效率低的问题,研究了高层次综合方法(High Level Synthesis,HLS)在FPGA算法的设计流程及优势,基于HLS实现自相关矩阵的Cholesky分解求逆算法,并进行了相关优化对比,相对于传统设计方式,其消耗资源约增加15%,但设计效率提高3倍以上。