摘要：给出了基于像素光照计算的原理和硬件体系结构;提出了一种基于像素光照计算的设计分析方法及相应的光照计算参数的纹理表示模型;通过凹凸纹理的实时绘制,给出了不同硬件加速模式下的实现结果。

摘要：SDN/NFV架构中虚拟网络功能(VNF,virtual network function)的性能受限问题,使VNF的硬件加速机制成为研究热点。在部署硬件加速资源后,如何实现对硬件加速资源的统一管控和最优编排是亟待解决的问题。首先,提出了基于分离式控制的硬件加速资源统一管控架构;然后,将传统网络资源和硬件加速资源统一到网络模型中,并将硬件加速资源编排问题建模成基于线性约束的多目标优化问题;最后,设计了加速卡优先部署的启发式算法对问题进行求解。实验结果表明,与现有研究相比,所提机制能有效整合硬件加速资源,降低了近30%的处理时延。

摘要：在诸多计算领域中,硬件加速器可以代替通用处理器上执行的软件完成专用功能,达到提高性能和降低功耗的目的.网络应用中,许多硬件加速器是无状态的,这就需要一个网络流的全部数据包到达后才能被处理.有状态加速器则可以确保每个数据包到达后即可被处理,因而具有更好的性能和灵活性.由于网络流的并发性,有状态加速器需要维护众多并发网络流的状态,并在需要时进行硬件状态切换,从而增加了加速器的性能开销.该文基于请求队列提出对不同网络流的请求进行动态重排序的方法,其中请求所在的队列可以在片上也可以在片外,从而有效减少加速器的状态切换次数.对多种流行的有状态加速器进行的实验结果表明,该方法可以有效降低加速器的平均响应时间并提高吞吐率.实验结果表明:与传统的FIFO设计对比,解压缩加速器的吞吐率最大提高了26.7%,响应时间最大减少了50%.

摘要：采用粗细粒度优化、参数定点化与重排序等多种硬件加速方法,基于FPGA+SOC异构平台提出了一种低功耗目标检测加速器架构。针对现有研究的设计局限性,在Zynq 7000系列FPGA上对YOLOv2算法进行新型多维度硬件加速,并对加速器性能和资源耗费进行深入分析建模,验证架构的合理性;为充分利用片上硬件资源,对各个模块进行特定优化设计,针对被忽视的底层繁琐数据访问,改进加速器数据访存机制,有效减少了系统传输时延。实验结果表明,该架构在PYNQ-Z2平台上获得了26.98 GOPs的性能,比现有的基于FPGA的目标检测平台提高了约38.71%,功耗仅为2.96 W,对目标检测算法的实际应用具有深远意义。

摘要：针对序列图像实时边缘和角点检测应用需求,对Harris算法进行了硬件加速设计,提出了一种内嵌并行运算的流水线结构。采取分解简化高斯模板、流水实现复杂计算、缓存灰度数据并并行计算一阶差分及其乘积等措施提高算法的实时处理能力,减少硬件资源消耗。ModeISim仿真结果和ISE综合报告显示,与常规方法相比,该设计在性能、速度和硬件资源消耗方面均表现较好,在实时图像处理应用领域有较好的实用价值。

摘要：近年来,卷积神经网络被广泛应用于心音信号分类。为满足先心病机器辅助诊断系统低功耗、可移动等方面需求,基于轻量级神经网络MobileNet,实现了一种适用于FPGA硬件平台的心音分类器。心音分类器的深度卷积、逐点卷积与最大池化等模块通过高层次综合进行设计。该心音分类器在利用深度可分离卷积减少网络参数与运算量的同时,通过多像素多通道并行及定点量化等方式,提升了分类器运行速度。经心音数据集实验结果表明,在计算效率方面,该心音分类器在FPGA上相较于在通用CPU上实现约14倍加速。

摘要：由于遥感图像具有分辨率高和背景信息复杂的特点,其对目标检测的精确性和鲁棒性要求越来越高,因此遥感图像处理领域逐渐引入了卷积神经网络算法。然而此类算法通常模型复杂且计算量庞大,难以在空间与资源受限的星上平台高效运行。针对这一问题,提出一种基于宇航级现场可编程门阵列(Filed Programmable Gate Array, FPGA)的卷积神经网络硬件加速架构,并选用YOLOv5s作为目标网络,采用输入与输出通道并行展开以及数据流水线控制的策略进行架构设计。实验结果表明,在使用该处理架构加速YOLOv5s的推理阶段,卷积模块的工作频率可以达到200 MHz,其运算性能高达394.4GOPS(Giga Operations Per Second),FPGA的功耗为14.662 W,数字信号处理(Digital Signal Processing, DSP)计算矩阵的平均计算效率高达96.29%。

摘要：针对CNN算法计算量大、运算耗时长、对PC资源依赖程度高的缺点,提出一种基于Vivado高层次综合硬件加速CNN实时图像处理的方法。将训练好的CNN模型中各参数提取并导入Vivado HLS中,利用C++语言按照Vivado HLS处理规范编写CNN识别算法,实现由FPGA的逻辑资源生成CNN算法对应的RTL级硬件电路,通过Vivado HLS仿真窗口进行CNN识别算法的测试,评估硬件加速CNN算法实时图像处理的效果。实验结果表明,该方法识别MNIST库中10000例手写体样本仅需8.69 s,PC端识别相同样本的时间为30 s,该方法有利于实时图像处理算法向硬件化高性能处理平台ZynqSOC移植。

摘要：许多的显卡芯片提供了硬件加速功能,如何充分利用嵌入式系统有限的硬件条件、提高GUI的性能是嵌入式系统开发中的一个重要环节。文章分析了嵌入式Linux系统中GUI实现硬件加速的一般方法,设计实现了一种应用范围较广泛且更为规范的加速方案。

摘要：简洁非交互式零知识证明能够生成长度固定的证明并快速进行验证,极大地推动了零知识证明在数字签名、区块链及分布式存储等领域的应用。但其证明的生成过程极其耗时且需要被频繁调用,其中数论变换是证明生成过程的主要运算之一。然而现有的通用数论变换硬件加速方法难以满足其在简洁非交互式零知识证明中大规模、高位宽的要求。针对该问题,提出一种数论变换多级流水硬件计算架构。针对高位宽计算需求对高位模运算进行优化,设计了低时延蒙哥马利模乘单元;为了加速大规模计算,通过二维子任务划分将大规模数论变换任务划分为小规模独立子任务,并通过消除数据依赖实现了子任务间计算流水;在子任务多轮蝶形运算之间采用数据重排机制,有效缓解了访存需求并实现了不同步长蝶形运算间的计算流水。所提出的数论变换计算架构可以根据现场可编程门阵列(FPGA)片上资源灵活扩展,方便部署在不同规模的FPGA上以获得最大加速效果。所提出的硬件架构使用高层次综合(HLS)开发并基于OpenCL框架在AMD Xilinx Alveo U50实现了整套异构加速系统。实验结果表明,相比于PipeZK中的数论变换加速模块,该方法获得了1.95倍的加速比;在运行当前主流的简洁非交互式零知识证明开源项目bellman时,相比于AMD Ryzen 95900X单核及12核分别获得了27.98倍和1.74倍的加速比,并分别获得了6.9倍、6倍的能效提升。