摘要：为了解决面向特定的应用场景下,嵌入式处理器处理能力不足的问题,针对片上SoC系统设计了一款硬件加速器,通过对系统算法进行深入分析,确定了硬件加速器的功能需求,并基于AMBA(Advanced Microcontroller Bus Architecture)总线架构设计了相关接口,使其符合AMBA总线协议的时序要求。在完成RTL代码之后,通过对电路进行仿真进一步验证了硬件加速器的时序功能与逻辑功能。仿真结果表明硬件加速器确实提高了系统整体的数据处理性能与算法程序的执行效率。

摘要：为解决目标检测算法随识别率的提高而当前普通的处理器无法满足算法的计算需求和内存需求等问题,该文采用一种基于FPGA的设计方法对卷积神经网络进行硬件加速,使用HLS技术设计YOLOv2目标检测算法,对算法中的各个网络层次进行相应的优化,并在FPGA加速器中对图像权重数据、像素数据进行复用以降低访问次数和数据量从而降低系统时延。实验结果表明,系统性能达28.37 GOPs(giga operations per second,10亿次运算/s),功耗为2.60 W,与CPU(E5-2620v4)相比,系统性能是CPU的7.14倍,功耗仅占CPU的2.8%,与当前目标检测系统相比具有一定优势。

摘要：针对合成孔径雷达(SAR)回波模拟的实时性需求,提出了一种基于高层次综合(HLS)的回波模拟硬件加速系统。实时性是衡量回波模拟系统性能的重要指标,随着成像区域复杂度、成像质量要求等不断提高,回波模拟的计算复杂度急剧增加,模拟过程耗时巨大。将FPGA应用于SAR回波生成硬件加速,并引入高层次综合方法,解决了传统硬件开发的算法转换繁琐、不支持浮点运算等关键问题,经过验证能达到较高的性能与精度,保证了回波模拟的实时性,具有较高的应用价值。

摘要：随着我国数字信号处理技术的不断发展,其在信号检测跟分析领域中能够也得到了广泛的应用。本文主要就振动信号处理系统的原理进行了阐述,在此基础上提出了一种数字信号处理部分的嵌入式系统设计方案,然结合FFT以及FIR模块就如果进行硬件加速模块的设计进行了重点论述。在经过了实验研究之后,发现了硬件加速模块的系统运行时间得到了显著的下降,其系统功能运行速率得以提升。

摘要：传统的视频图像处理实时性不高,数据端与主机联动性差。为了提高目标边缘提取的实时性与实用性,设计了基于FPGA的目标边缘提取硬件加速系统。系统通过IIC总线配置摄像头参数采集视频数据,硬件滤波后由FPGA边缘检测模块提取边缘数据存入SDRAM。VGA控制模块将存储的数据输出至显示器显示。设计实现了对视频图像边缘实时提取,并在分辨率为640x480在显示器实时显示。经过测试,系统提取目标边缘清晰,实时性与实用性较高。

摘要：针对硬件加速型融合防火墙,在保证其功能完善的基础上,设计并实现了一种可充分发挥系统性能的包处理流程。对各设计要点进行了详细说明并给出了设备性能测试结果。

摘要：近年来卷积神经网络(CNN)在人工智能领域备受关注,被越来越多应用到实际生产中。为了较好地实现工程应用,需要将算法固化到嵌入式平台上。由于卷积神经网络的数据计算并行度高、计算量大,现场可编程门阵列成为对其进行硬件加速的重要工具。本文基于Xilinx ZYNQ ZC706设计实现了卷积神经网络硬件加速的通用平台,可以满足不同卷积神经网络算法模块实现硬件加速的需求。

摘要：在FPGA进行硬件加速的基础上,采用10位的高速A/D转换器设计并实现了采样率5Gsps(Gigabit samples per second)、带宽2GHz的宽带数字接收机的硬件实物原型.在所设计的硬件平台上,完成了FPGA硬件加速的FFT算法实现和超分辨率的信号检测算法实现,进而提高了接收机在接收多个信号时的瞬时动态范围(IDR).该设计较之前代在集成度、功耗、体积和动态性能等方面均有显著提升.经实验验证,在高达2GHz的频率范围内,接收机同时接收两个信号时,通过硬件加速的4 096点FFT计算,其瞬时动态范围最大可达52dB.

摘要：高精度实时图像处理在众多领域中具有广泛的应用前景;在分析高精度实时图像处理要求的基础上,设计实现了基于硬件加速的高精度实时图像处理系统;系统采用浮点嵌入式硬件协处理单元对高精度图像处理进行加速;协处理单元和主机之间的高速数据通路和控制通路,便于主机与协处理单元的数据传输及对协处理单元进行软封装;并在此基础上通过软件设计实现了图像的流水线并行处理,可明显提高系统处理速度;通过实验证明,对于文中采用的算法,相比主机本系统可将图像处理速度提高30%以上,达到25帧/s的高精度实时图像处理要求。

摘要：现有神经网络大多模型复杂,由于模型参数量、计算量较大而难以应用于移动终端等实际场景,因此本文选择轻量级神经网络MobileNet并利用高性能、可重构的FPGA平台进行硬件加速设计。通过并行展开、流水线设计、量化策略等方式优化加速器,针对提升并行度带来的大量DSP资源消耗,本文通过DSP优化编码方式对卷积操作中的乘法进行优化,从而减少了44.8%的DSP资源消耗。实验结果表明本文在Xilinx ZCU102开发板上实现了129.6 fps的推理速度,整体性能达到147.4 GOP/S。