摘要：随着芯片设计、制造、封装等流程的分工细化,利用第三方知识产权(IP)软核进行二次开发可以明显提升设计效率,减少重复工作。但是大量非自主可控IP软核被用于加速设计时,可能导致芯片在设计阶段被植入硬件木马,使得芯片安全性难以保证。当前IP软核安全检测方法主要依赖功能测试、代码覆盖率和翻转率分析,或在语义层面进行关键字匹配,且无法对加密IP软核进行检测。在分析硬件木马结构及其在IP软核中实现特征的基础上,利用非可控IP软核与“Golden”IP软核中寄存器传输级(RTL)代码灰度图谱的特征差异,基于Trust-Hub构建“Golden”软核集,提出基于灰度图谱特征的IP软核硬件木马检测模型和算法。以功能篡改型IP软核B19-T100为实验对象,通过调整合适的成像矩阵参数,利用分块匹配对比方式实现硬件木马检测,结果表明,该算法的检测精度达97.18%。在对B19、B15、S38417等5类共18个样本进行测试时,所提算法的平均检测精度达92%以上,表明其可实现对硬件木马的有效识别,检测精度和适用性较强。

摘要：针对基于侧信道信号的硬件木马检测普遍面临的两类问题,即需要黄金芯片和信号测量成本大,提出一种利用路径延迟故障序列的检测方法。基于时序冲突时电路路径产生延迟故障的先后顺序,间接利用路径延迟之间相对大小关系产生芯片检测ID;检测不依赖于黄金芯片,且在大范围的环境变化和工艺偏差下具有稳定性;故障序列在芯片设计阶段仿真获得,无需额外硬件开销。对ISCAS-89基准和AES-128电路实例验证了检测的有效性,其可成功检测插入的两种类型硬件木马。

摘要：随着全球化的不断深入,第三方知识产权(IP)核应用越来越广泛。随着硬件木马攻击技术逐渐成熟,使得在芯片设计阶段植入硬件木马成为可能。因此,在芯片设计过程中面临IP核被植入木马的严重威胁,现有研究所提的硬件木马检测方法具有依赖黄金参考电路、需要完备的测试向量、大量的样本进行学习等特征。面向IP核的硬件木马检测需求,提出一种基于可控制性度量的图神经网络检测方法。该方法以门级网表作为输入,首先以可控制性值为指导,得到可疑的门节点,用于缩小搜索范围;然后利用可疑门节点生成对应的子图,利用图卷积神经网络从子图中提取特征,实现对子图的分类和检测,最终识别硬件木马。实验结果表明,该方法无须测试激励和黄金模型,利用硬件木马的隐蔽特性与结构特征相结合的方法提升硬件木马的检测准确率,平均真阳率为100%,假阳率为0.75%,在保证较高真阳率的同时可有效降低假阳率,达到较好的检测效果。

摘要：针对芯片生产链长、安全性差、可靠性低,导致硬件木马防不胜防的问题,提出一种改进的机器学习分类算法.首先采集不同电压下电路的延时信号,通过KNN分类算法找出延时差异,若延时与干净电路相同,则判定为干净电路,否则判定有木马;然后联合多项式回归算法对木马延时特征进行拟合,基于回归函数建立木马特征库,最终实现硬件木马的准确识别.实验结果表明,对2 000组延时单元的19个不同电压进行延时提取,同时考虑电压数目、K值与识别准确率,则电压数目与木马的识别准确率成正比,而参数K与识别准确率成反比;综合考虑的电压数目为19时,其预测准确率达到最高的95.2%;所提算法能明显地提升硬件木马的识别准确率和自动化程度.

摘要：集成电路芯片制造过程中,攻击者可以利用电路版图中的空白区域植入硬件木马。为此,提出了一种基于A2-RO电路版图填充的硬件木马抗植入方法,以减小电路版图中的空白区域为防护目标,设计了能够动态监测稀有节点翻转情况的功耗表征结构A2-RO,并提出了迭代填充算法及路径构建算法,通过在电路版图的空白区域中智能化地构建A2-RO电路,提高了电路的安全防护水平。基于SMIC 180 nm工艺,以ISCAS’85和ISCAS’89中的基准电路作为研究对象进行仿真验证。仿真结果表明:版图填充后,芯片的面积利用率提高至95%以上,剩余空白区域无法填充最小尺寸的标准单元。A2-RO电路移除攻击后的侧信道电流变化值为1.921 mA,有效实现了对版图空白区域的防护。版图填充的额外布线资源开销可控制在7%以内,对关键路径延时的影响在1.2%以内。

摘要：硬件木马对芯片安全和系统安全都已构成实际危害,基于侧信道的检测方法由于可以覆盖芯片设计多个阶段,且相对容易实现,已经成为主流方法.然而,现有侧信道方法往往需要依赖黄金芯片,而且芯片制造过程的工艺变化和检测时的环境噪声也限制了这些检测的有效性.本文提出了一种基于延迟序列的检测(delay sequence-based detection,DSBD)方法,通过仿真延迟序列预测实测延迟序列,依据序列中每个延迟顺序对的一致性来检测硬件木马.与现有的基于侧信道的检测相比,DSBD是建立在延迟序列而不是单个延迟上的,大大减轻了噪声干扰,并且攻击者难以绕过检测,因为其必须正确猜测延迟序列对应的输入向量.对尺寸与原始主电路尺寸比率为0.76%的硬件木马,实现了在无误检率情况下,以92.5%的检测概率进行检测.如果以提高误检率为代价,可检测的HT精度和检测概率可以进一步提高.

摘要：随着集成电路设计制造的全球化,芯片存在被植入硬件木马的隐患.目前的硬件木马检测方法中,逻辑测试激活硬件木马的概率较低,侧信道检测受电路工艺偏差、硬件木马面积影响较大.本文提出基于激光注入的硬件木马检测方法,通过诱发数据翻转主动激活硬件木马触发逻辑,同时可以定位硬件木马触发逻辑的物理位置.采用1064 nm皮秒脉冲激光成功激活了基于FPGA的异步累加器型硬件木马.研究表明对于具有逻辑触发结构的硬件木马,激光注入方法与硬件木马的触发条件无关.通过设计高覆盖率的注入方式,能够高概率的激活硬件木马.

摘要：随着集成电路(Integrated Circuit,IC)的规模日益庞大,IC的生产和制造全球化,不受信任的第三方很容易将硬件木马插入知识产权内核,从而威胁IC的安全。因此,有必要研究硬件木马的检测方法,特别是IC设计阶段的硬件木马检测。提出一种名为MLDet的方法,提取门级网表结构特征;用XGBoost算法来检测硬件木马。MLDet从已知网表中提取木马特征值,并使用XGBoost算法训练;将训练好的检测模型用于未知网表的检测;成功将网表中的节点分类为普通节点和木马节点。实验结果表明,MLDet获得了85.60%的平均硬件木马检测率,部分基准电路的平均硬件木马检测率达到100%。

摘要：研究了芯片设计和制造过程中的硬件木马植入方法和检测技术,考虑到现有的检测方法存在木马激活时间较长或面积开销较大的问题,提出一种可调节跳变概率的加速硬件木马检测方法。该方法根据电路拓扑结构,采用权值替换策略动态选择插入实现跳变概率调节的二路选择器的顺序,提高电路中稀有节点的跳变概率,降低木马激活时间,加速硬件木马检测,优化了面积开销。在ISCAS’89基准电路的实验结果表明,同现有的加速木马检测方法相比,本文方法的面积开销节省了44.1%~68.9%,稀有节点的平均跳变概率提高了19.0%~49.1%,且电路规模越大,效果越明显。

摘要：为了减少硬件木马对可控制性低的节点的依赖,设计了一种对木马植入节点和内部结构进行改进的方法.针对木马插入点,提出了一种从可控制性高的节点中寻找存在低概率组合的节点搜索算法.针对木马内部低概率节点,提出了基于非稀有事件和多节点控制攻击路径的木马模型.在ISCAS-85基准电路上进行实验,对比了基于低概率和基于组合概率的选点方法的木马触发概率,并实现了一个基于所提方法的6输入端的木马设计.实验结果表明,随着触发端口的增多,基于组合概率的木马可以实现与基于低概率节点的木马相当(甚至更低)触发概率的效果,而基于非稀有事件的木马设计可以消除木马内部直接影响木马触发的低概率节点,避免木马被自动测试矢量误触发,提高木马隐蔽性.