摘要：为了在硬件设计时保证实时编解码的前提下尽量提高硬件使用率,减少芯片面积,提出了一种可以处理H.264/AVC中所有变换的通用变换编码结构.通过将这几种变换算法化简,并且研究它们之间的相似性,本设计将处理单个变换的结构合并成一个通用变换编码结构.仿真和综合后的结果表明,与其他设计相比,该结构有更小的硬件复杂度,并且在50 MHz的频率下就可以达到实时编解码HD 1080i(1920×1088@60fps)格式的H.264/AVC码流的要求,有助于降低功耗.同时,从而灵活地调整该结构以达到不同的数据处理速率,从而满足各种数据处理速率的H.264/AVC编解码系统.

摘要：提出了AVS解码系统中帧间运动补偿插值算法的一种面向FPGA/ASIC的硬件结构设计。阐述了插值过程的各功能单元的结构,给出了仿真结果及硬件规模。结果表明本文提出的结构设计支持720×576,4:2:0,30FPS的视频在54MHz最低工作频率下的实时解码,是一种适合于集成的高效并行VLSI结构设计。

摘要：家用PC机的功能能够满足网络浏览的需求,但是成本较高,体积较大。一种新型的网络终端设备,适合家庭网络化的需求,网络连接功能比较强大,外部接口丰富,实现的成本较低,且易于实现。

摘要：为了推动音视频编码标准(AVS)解码芯片产业的发展,提出了一种针对AVS视频标准基准档次4.0级别解码器的超大规模集成电路(VLSI)实现结构.通过分析实现复杂度,阐述了AVS视频解码器的总体框架、主要模块的功能及结构.解码器采用块级流水结构,主要模块之间实现并行处理.同时根据AVS算法特点,给出了变长解码模块、反整数余弦变换模块和环路滤波模块的硬件实现结构.解码器在现场可编程门阵列(FPGA)上实现,并给出了各模块的FPGA资源占用情况.实现结果表明,该AVS视频解码器实现结构能在54 MHz时钟频率下完成对25帧/s、720×576、4∶2∶0格式AVS码流的实时解码.

摘要：介绍了一种CPU升级的硬件结构设计,采用了子/母板的工作模式。在不改动原系统的情况下提高系统的处理性能,此硬件结构可根据不同的处理需求选择不同的CPU,具有良好的灵活性。本文对于系统升级有一定的借鉴意义。

摘要：RSA密码系统性能受到长整数模乘和模幂运算速度的制约.为了提高模乘幂运算器的速度,采用两级进位保留加法器(CSA)结构改进了蒙哥马利模乘算法.通过插入寄存器缩短了电路的关键路径,保证了CSA操作数的同时性,显著提升了模乘运算器速度.另外,通过调整从左到右的二进制模幂运算的模乘运算次序,避免了大部分模乘运算结束后的结果格式转换,大大节省了转换时间.将采用本方法实现的1024位模幂运算器与近年最具代表性的从左到右二进制模幂运算器相比较的结果表明,Xilinx的FPGA综合实现时,吞吐率提高了36%,面积减少了18%;ASIC综合后,吞吐率提高了75%,面积减少了33%.

摘要：详细介绍了基于多P89C668单片机的组合逻辑电路自动测试诊断系统的设计,包括硬件结构设计和软件设计。该自动测试诊断系统采用USB接口实现计算机与诊断平台的通信,其移动式结构便于在现场进行测试,且设备成本低、操作简单。

摘要：提出一种二值化建模器的语法元素拆分合并策略及对应的硬件结构,能够使二元位串长度的分布更集中更平坦,从而提高了H.264/AVC中基于上下文的自适应二进制算术编码器(CABAC)的吞吐率和硬件资源利用率。本文使用生产者/消费者模型为CABAC编码器建模进行数据统计和分析,发现通过合并特定语法元素使二元位串平均长度增加可以提高CABAC编码器的吞吐率,而通过分割特定语法元素使二元位串长度的峰值更小变化更均匀可以增加硬件资源的利用率。仿真结果显示该设计平均每节拍能够处理1.89个二元位,该设计在0.13μm CMOS工艺下综合工作频率可达303MHz,相应资源占用为22.26K门。

摘要：介绍基于Nios II处理器的嵌入式自动指纹识别系统的实现方法;具体说明自动指纹识别系统的基本原理、系统总体结构、硬件结构设计、用户自定义指令的设计,以及指纹识别算法的处理流程和实现方法。

摘要：本文对发射机监测系统的需求进行了分析,并对基于ARM11-6410嵌入式计算机的发射机监测系统方案的硬件和软件系统的设计进行了介绍。