摘要：文章提出一种新颖的、两级流水线的ALU设计方案。在对传统与或结构ALU分析的基础上,利用等价转换数学原理将原来的指令进行形式上的变化,使用全加器作为第二级运算单元,充分地简化第一级运算单元中的函数发生器,以达到减少控制端的数目、控制译码电路的规模、降低面积和功耗的目的。

摘要：对传统与或结构的 ALU进行分析并改进 ,并提出一种新结构的 ALU。它具有两级流水线结构 ,可以执行 2 0条指令 ,具有更为有效的 P和 G的函数发生器 ,并且减少了控制端的数目 ,以降低译码电路的规模 ,有利于控制整个系统的面积和功耗。

摘要：异步电路在低功耗、低噪声、抗干扰、无时钟偏移、高鲁棒性和模块化设计等方面有较高的性能.设计了一个异步4位8操作码的算术逻辑单元,使用了双轨延时不敏感零协议逻辑结构,同时比较了使用流水线结构和非流水线结构以及相关的面积和速度优势.结果显示平均速度最快的结构比非流水线结构快了1.73倍,而面积需要增加了133%.

摘要：采用EDA技术进行了算术逻辑单元硬件设计的前端设计,算术逻辑单元的输入是从指令模块移码来的操作码(Operation code)和待处理的数据。操作码指定了待处理数据需要何种的运算,如常见的加、减、乘以及各种移位运算等。最后通过相关的软件进行彷真得到准确的时序,仿真结果表明,该算术逻辑设计运行准确且稳定。

摘要：介绍了一种使用可编程逻辑器件 FPGA和 VHDL 语言进行 AL U设计的方法。并在加法器模块的设计中使用了超前进位的方法。使得所设计的 AL U具有很好的稳定性和较高的速度。

摘要：提出寄存器传输级工艺映射 (RTLM)算法 ,该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学 ,允许复杂的RT级组件 ,尤其是算术逻辑单元 (ALU)在设计中重用 .该映射算法使用目标ALU组件来实现源ALU组件 ,映射规则通过表格的方式给出 .此算法对于规则结构的数据通路特别有效 .应用k阶贪婪算法的实验结果表明 ,RTLM在高层次综合中对数据通路组件再利用是一种有效的方法 .

摘要：基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。

摘要：本文介绍了一个低成本大的8位嵌入式微控制器内核设计,设计采用哈佛结构,双数据总线,指令系统兼容CYASM指令集。本文针对减小面积以实现低成本的目的,详细介绍了系统结构及各模块的设计思想和改进方法。

摘要：提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善。使用0.5μmCMOS工艺模型,HSPICE模拟结果表明,在频率为150MHz条件下,电源电压3.0V,其平均功耗为11.74mW,延迟为6.5ns。

摘要：文章提出了一种精简指令集8位单片机中,算术逻辑单元的工作原理。在此基础上,对比传统PIC方案、以及在ALU内部再次采用流水线作业的332方案、44方案,并用Synopsys综合工具实现了它们。综合及仿真结果表明,根据该单片机系统要求,44方案速度最高,比332方案可提高43.9%,而面积仅比最小的332方案增加1.6%。在分析性能差异的根本原因之后,阐明了该方案的优越性。