摘要：在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。

摘要：使用FPGA进行全系统仿真是验证基于平台设计的系统芯片(SoC)的有效手段,但FPGA原型验证一方面须等待硬件设计完成编码,另一方面FPGA全系统环境下的硬件设计错误定位耗时,验证周期较长.为更早展开系统级验证工作并缩短验证周期,提出一种基于固件的协同验证平台——***在FPGA上基于固件模拟待测硬件设计和系统模块,通过运行真实工作负载,对比FPGA中待测硬件设计和FCVP模拟参考模型的行为,帮助分析、定位硬件设计错误.在PKUnity86 SoC上进行验证的实例表明,FCVP可用于SoC设计初期验证,并可有效地辅助硬件设计错误的定位.性能评测显示,FCVP模拟性能优于纯软件模拟器.

摘要：随着嵌入式应用快速发展,系统芯片(SoC)设计日趋复杂.高效可靠的设计多处理器系统芯片逐渐成为一个巨大挑战.本文提出一种多处理器原型及其SoC设计方法,将多处理器及其通信统一建模于一个多层次、灵活和可配的软硬件原型中,通过分层次、从高层抽象到底层实现逐步深入的方法解决软硬件接口验证问题和完善软硬件架构.H.264解码实验证明多处理器原型功能可行性和物理可实现性.基于该原型的多层次细化方法可有效确保SoC软硬件设计的正确性,并有助于软硬件结构协同设计优化.

摘要：如何更好地满足3C融合的需求,是超便携个人计算机(UMPC)普及的关键.北大众志-SK系统芯片,将传统个人计算机中分布在主板上的中央处理器、北桥与南桥芯片组、显示控制器和其它输入输出控制设备等众多芯片的功能集成到单一芯片中.该系统芯片采用2D/3D扩展指令、软硬协同视频解码加速部件、硬件视频编解码等方式,在高效完成多媒体处理的前提下,有效降低了对中央处理器性能的需求.通过在单芯片内部实现多层次的存储架构,简化了数据的传输路径,提高了数据传输的效率,从而提高系统性能.此外,在该系统芯片中还实现了众多主流的输入输出接口控制部件,以满足个人计算机的日常应用需求.该设计达到了高集成度、高性能、低功耗的设计目标,提供了面向教育、电子政务和个人信息处理等领域的低成本、低功耗、易使用、便于维护的UMPC解决方案.

摘要：系统芯片设计方法，就是把整个系统综合在一个芯片上的设计方法（即Ｓｙｓｔｅｍｓ－Ｏｎ－ａ－Ｃｈｉｐ，以下简称ＳＯＣ设计方法），是进入九十年代以来，国际上电子和计算机技术先进的工业国家，如美国、英国、比利时和日本等国，一直在积极探索的方法。这方面技术的进步正在促使半导体和ＥＤＡ工业的设计方法、工具等方面进行彻底的变革。这个变革的过程已经开始，而且不断取得进展，使得原来安装在印刷电路板上的许多个电路块现在只需要一个电路芯片就够了。本文以三个主要方面综述了ＳＯＣ设计方法中的几个重要问题，以及由此对集成电路设计师和ＳＯＣ设计工具开发人员产生的影响。根据笔者近四年的ＥＤＡ实验室建设的经验，对我国怎样在有限的人力物力条件下，培养人才，逐步开展ＥＤＡＬ作，为在我国推广ＳＯＣ设计方法提出了有益的建议。

摘要：阐述了系统芯片(SoC)测试相比传统IC测试的困难,SoC可测性设计与测试结构模型,包括测试存取配置、芯核外测试层,以及测试激励源与测试响应汇聚及其配置特性、实现方法与学术研究进展,介绍了基于可复用内嵌芯核的SoC国际测试标准IEEE P1500的相关规约;最后,建议了在SoC可测性设计及测试中需要密切关注的几个理论问题。

摘要：可复用IP技术是系统芯片(SOC)设计业的关键技术之一,IP复用能够提高SOC的设计效率,缩短生产周期。鉴于此,论述了IP的基本概念与分类、IP模块的设计和基于IP复用技术的SOC设计过程,并讨论了IP设计与应用中的一些要点,如IP模块的接口、IP的产权保护和IP的选用等。

摘要：在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升,可靠性降低,成品率下降。本文介绍低功耗测试技术中的一些基本概念,对已有的几种主要的降低测试功耗方法进行分析,最后给出一种高性能微处理器的真速低功耗自测试方法。

摘要：系统芯片的设计方法为测试技术带来新挑战。知识产权模块(IP核)测试访问机制成为测试复用的关键。构建IP核透明路径会对电路的故障覆盖率产生影响。基于门级透明路径的构建方法,通过分析插入电路的控制门和多路器的激活和传播条件,对路径构建对于IP核单固定型故障覆盖率的影响进行分析,给出可测性条件和故障覆盖率的计算公式,无需故障仿真即可估计构造透明路径后电路的故障覆盖率。通过故障仿真实验,证明该故障覆盖率的分析和计算方法是有效的。

摘要：系统芯片的设计是基于IP核的设计,整个芯片的测试包括各个IP核和粘合逻辑的测试.根据测试基准模型ITC02建立了系统芯片测试调度模型,该模型假定系统芯片的每个模块有若干个可供选择的测试资源,已知使用每个测试资源所完成该测试的时间和功耗.在最大功耗约束下,提出了一种通用的测试调度算法,并针对构造的基准电路,给出了该调度算法的实现结果.