摘要：素数域的椭圆曲线密码(elliptic curve cryptography,ECC)被广泛应用于物联网安全设备中.针对这些具有有限硬件资源,同时也需要较高计算速度的安全设备,本文提出了一种基于改进Left-to-Right点乘算法的素数域ECC点乘高性能硬件结构.利用模块的复用与指令ROM减少了硬件资源消耗,并通过高位宽的算术逻辑单元提高了点乘计算的速度.在Virtex-5 FPGA上实现的资源使用量为2684 LUT,16 DSP,4 BRAM,时钟频率达到150.2 MHz,完成一次点乘计算需要4.24 ms,综合的性能指标大于其他已有的素数域ECC点乘高性能硬件设计.

摘要：分析了素数域椭圆曲线密码(ECC)算法的软件效率,针对软件效率较低的问题,对密码系统进行软硬件划分,提出了一种适用于椭圆曲线密码SoC的硬件加速器设计,并设计了密码SoC的结构。硬件加速器实现了素数域的点乘和素数检测,以少量的面积为代价提升了系统性能。密码芯片实现了SM2商用密码标准规定的6种算法。加速器基于HJTC 0.11μm eFlash单元库,面积约为0.6 mm^2。在50 MHz的频率下,192 bit非固定点乘运算性能为167次/s,256 bit非固定点乘运算性能为94次/s。实验结果表明,该加速器的单位面积性能高于其他同类设计。

摘要：椭圆曲线密码体制具有密钥短,安全性高的特点,十分适合在智能卡上使用。针对智能卡存储与计算能力有限的特点,分析了选择素数域椭圆曲线密码的原因,并提出一种基于RSA基本运算的ECC实现方案。通过该方案,可以利用已有的RSA智能卡平台所提供的运算协处理器实现素数域上的ECC算法。详细分析了椭圆曲线密码实现过程中的各个细节,并针对倍点与点加这两个基本运算,设计出针对智能卡的实现方案,该方案可以最大程度节省智能卡存储空间。最后给出了素数域椭圆曲线签名算法在智能卡上实现的实验数据,证明设计的实现方案是高效的。

摘要：研究了大素数域上的椭圆曲线加密算法,基于IMPULSE C语言,对该算法进行编程实现;在标准射影坐标系下,对点加和倍加算法进行并行化改进,并且在编程时利用编译器特性做了进一步的并行化。通过对加密算法合理的软硬件分割,将计算量大而且复杂的点乘运算作为硬件部分,通过现场可编程门陈列(FPGA)进行硬件加速;将加密协议的其他部分作为软件部分,在传统CPU上执行,并将硬件部分生成VHDL代码。分别进行加密算法的CoDeveloper的桌面仿真和生成的硬件VHDL代码的ISE综合仿真。最后将该加速设计在Xilinx Virtex-5 xc5vfx70tFPGA开发板上作了实现,基于FPGA的实验结果表明,P-192上点乘运算处理在133 MHz时钟下用时2.9 ms,硬件资源分配合理,与现有的手工编写的HDL代码相比,具有并行加速优势。