摘要：为降低SoC总线功耗,避开现有总线编码技术在应用上的局限,提出了一种SoC总线编码算法。算法基于总线上IP可复用的观点,采用分组BI码和T0码各自的优点,在维持SoC总线功能基本不变的同时,减少数据线和地址线的电平翻转。最后的实验结果表明:组合编码算法可以将SoC总线的平均功耗下降7.41%,是一种有效且适用于SoC总线的低功耗算法。

摘要：0引言在高性能的SOC(System On Chip)芯片设计中,需要将IR-drop(电压降)控制在很小的范围内,否则,在深亚微米下如果power network做得不够好,就会出现芯片不能工作或者工作不正常的情况。在芯片设计的pre-layout(预布局)阶段,芯片设计后端组会对芯片的PG(Power and Ground)网络进行初步评估,以了解芯片内部各个模块等效为电阻或者电阻、电容、电感网络之后的IR-drop,从而指导后续的电源地网络设计,进而保证IR-drop的合理性。

摘要：为了进一步提高对硬件木马的识别水平,利用遗传算法的全局搜索能力,提出基于遗传算法的少态节点活性提升方法,以少态节点的翻转次数代表活性,寻找能提升少态节点活性的测试向量集.在测试向量激励下,将被测电路中少态节点的翻转次数作为适应度,在整个测试向量空间内进行选择、交叉和变异操作,并比较父代与子代适应度,保留适应度较大的向量集,最终达到迭代终止条件,生成优化的测试向量集.以ISCAS'85基准电路c3540为研究对象进行仿真验证,实验结果表明,在算法运行前,以1000个向量为输入时,电路所有非少态节点的翻转次数之和为155158,少态节点的翻转次数之和为117;在算法运行后,以1000个向量为输入时,电路所有非少态节点的翻转次数之和为157146,少态节点的翻转次数之和为882.遗传算法生成的测试向量组将少态节点的翻转率提高了7.54倍,并将相对翻转率提升了7.44倍.

摘要：低功耗设计已成为微电子领域的难点和热点。由于门级低功耗设计可以得到较好的精度和效率而被广泛的研究和应用。低功耗设计包括功耗估算和功耗优化。本文基于CMOS功耗计算模型 ,对各种门级低功耗设计方法进行了阐述和分析。

摘要：为了降低总线翻转率通常对总线进行编码。B-I编码是这些编码方法中比较简单实用的一种编码方法。但在连续传输时,它对翻转率降低不明显。该文对B-I编码加以改进,在编码前进行连续与非连续的判断。在连续传输时采用渐进零翻转编码,从而使得总线进行连续传输时翻转率接近为零。改进后的编码对同一段程序,相对于B-I编码翻转率进一步下降了28.7%,面积增加了18 225μm2。

摘要：嵌入式系统对低功耗的要求,使得低功耗设计成为VLSI的主要挑战之一。在嵌入式数字信号处理系统中,可通过降低系统总线的变化率来减少系统功耗。文章研究了一种滤波系数重排算法,用于降低嵌入式FIR滤波器的总线功耗。试验结果表明,该滤波系数重排算法可有效降低54%至69%的嵌入式FIR滤波器总线功耗。