摘要：提出了一种基于信道估计与级数展开的均衡器阶数确定算法(equalizer order algorithm based on channel estimation andseries expansion,CESE-EOA)。自适应均衡器是相干水声通信系统的重要组成部分,其阶数参数的确定会对系统性能产生重大影响。传统的均衡器阶数确定方法有适应性较差、对训练序列的长度要求较高等缺点。从多重线性回归模型的角度讨论了自适应均衡器阶数选择的依据,并以此为基础给出了一种最优的阶数计算方法,减小了均衡器的自噪声。理论分析与仿真、试验结果证明了该算法的正确性。该算法可用于计算线性自适应均衡器、盲均衡器或判决反馈均衡器中前馈滤波器的最优阶数,对均衡器设计有重要借鉴意义。

摘要：本文使用新一代的高速信号处理片TMS32010设计出LMS算法的自适应均衡(AE)系统。在收敛性能、处理速度、小型化、使用灵活性及成本费用诸方面均优于或等于用模拟电路、专用数字电路及一般16位微机制成的AE系统。文中叙述了TMS32010 AE系统的设计思想,总体设计和硬、软件设计方法,结构框图,设计时需注意的各种问题以及试验結果。通过实验证明,系统是成功的,其性能与理论分析相符。本文所述方法除可用于LMS算法的AE设计外,也可用于其它AE算法的设计,且若适当改变程序及少量输出接口硬件,尚可用于其它数字信号处理,如调制解调、谱估计及声音控制等。

摘要：针对星地高速遥感传输信道中客观存在的码间串扰、信道不确定性等情况,提出采用双模式自适应盲均衡方法,综合了CMA(Constant Modulus Agorithm,恒模算法)均衡器的高稳健性以及LMS(Least Mean Square,最小均方算法)均衡器的高精度等优势。方法在均衡初期,利用CMA均衡器实现快速收敛;在MSE(Mean Square Error,均方误差)较小时切换为LMS均衡器,完成高精度收敛,实现了星地高速传输信道失真信号的快速高精度校正。

摘要：高速接口芯片是高性能互连网络通信中的一款重要IP,针对56 Gb/s四脉冲幅度调制信号在高性能互连网络背板通信中,由于传输距离长信道衰减严重导致误码率高的问题,提出一种面向56 Gb/s高速Serdes接收机DSP设计。该DSP采用64路并行结构,通过16抽头前向反馈均衡器,以及1抽头预判决反馈均衡器对接收端数字化后的信号进行处理;采用基于K-均值聚类算法生成动态变化的判决电平并结合最小均方误差算法,能够处理15~35 dB不同信道衰减下的均衡问题。为了验证算法的性能,还搭建了一个基于模拟前端芯片和现场可编程门阵列的实验验证平台。实验结果表明,在信道衰减为15~35 dB@14 GHz,速率为56 Gb/s的条件下,误码率均小于5e-10。

摘要：设计了一种基于Zynq-7000芯片的高速实时自适应均衡系统,该系统采用GAL-NLMS算法。芯片的PL部分实现了35阶的GAL算法模块和AXI-Stream IP设计,PS实现了基于Linux的驱动程序设计,基于Qt的应用程序设计和NLMS算法模块,并详细介绍了系统的开发流程。PL与PS内部通信速率达到了5.32 Gbit/s,外部最高输入速率达到175 Mbit/s,误差百分比小于3%。对当前和今后的高速通信具有很强的实用价值。

摘要：针对传统的基于BP神经网络的自适应均衡器存在的缺陷,提出了一种改进的BP神经网络自适应均衡器的FPGA设计方法.从互连结构、训练法则及收敛算法等几个方面对BP网络进行改进,通过加入协调器提高BP网络收敛速度和容错性能,并根据BP网络的并行性能得到分块结构模型,同时采用流水线技术使计算速度明显提高.通过软件仿真,验证了这种结构简单、收敛速度较快的BP网络的有效性和可行性,并在ModelSim工具上完成了自适应均衡器的仿真验证.

摘要：目前,水声通信系统面临的主要问题之一是由多途效应引起的码间干扰。为了确保水声通信的稳定性和可靠性,降低多图效率的影响,可以在接收端使用信道均衡技术。本文基于此技术设计的自适应均衡器可以根据信道传输的特性,动态地调整参数以克服多途效应的影响,实现水声通信系统的稳定性和可靠性。

摘要：短波信道是一类时变衰落信道,受电离层影响,通信不稳定。目前普遍采用发送训练序列的方式,探测信道特性,实现短波信道均衡。基于帧数据处理技术,先进行信道辨识,在消除码间干扰的基础上,对用户数据进行估计的自适应均衡技术,实现短波信道均衡。从算法收敛、数据星座图映射方面进行了仿真,分析说明了该技术对短波信道均衡是有效的。并在此基础上,指出可从信道阶数估计、信道跟踪算法、信道初始状态估计等方面对该技术进行改进,以提高短波信道均衡的效果。

摘要：针对信道传输对高速串行数据带来的码间串扰问题,提出一种基于符号最小均方根(SS-LMS)算法的半速率判决反馈均衡器(DFE)结构。基于Slicer和积分器电路的结构优化,实现面积和功耗的优化。采用28 nm CMOS工艺实现了连续时间线性均衡器(CTLE)和8抽头DFE组合结构的SerDes电路。测试结果表明,所设计的均衡电路能够将通过38 inch背板传输的16 Gbps信号的眼图水平张开度达到0.56 UI,最大功耗12.25 mW/Gbps。

摘要：在对LMS算法进行MATLAB仿真的基础上,采用硬件描述语言VHDL和FPGA完成LMS自适应算法的硬件实现。自适应均衡器的设计采用自上向下的设计思想、串并行相结合的流水线操作方法、定点运算方法,在Quartus II 4.1平台和Stratix II系列芯片上进行了综合和仿真。结果表明,该设计结果符合要求,能实现自适应过程。