摘要：为了解决当前CMOS基准电压缓冲器在驱动大电容负载电路时所面临的可靠性问题和性能瓶颈,提出一种高增益高驱动能力的基准电压缓冲芯片。该芯片采用CMOS缓冲放大器,结构包括折叠式共源共栅输入级、轨至轨Class AB输出级和推挽输出缓冲级。设计中加入了修调电路、Clamp电路及ESD防护电路。芯片面积为2390μm×1660μm。在SMIC 0.18μm CMOS工艺下进行了前仿真、版图绘制及Calibre后仿真。前仿结果显示:当负载电容为10μF时,电路实现了126 dB的高开环增益和97°的相位裕度,同时PSRR超过131 dB,噪声为448 nV/Hz@100 Hz及1 nV/Hz@100 Hz。后仿结果与前仿结果基本一致。总体结果表明,该电路具有高增益、高电源抑制比及低噪声等特点,同时拥有很高的输出驱动能力。因此,所提出的基准电压缓冲芯片可以用于驱动如像素阵列等具有大电容负载的电路。

摘要：在一些高性能芯片物理设计中,交叉结构所产生的路径会使相关的器件集聚在一起,从而导致布线拥塞和时序问题,使布局布线工具难以获得满意的结果.为此,文中提出了一种新型的结构式布局方法,即根据交叉结构的特点进行缓冲器树状结构的插入;并通过一个采用格罗方德14nm工艺、主时钟频率达1. 5GHz、130多万门级的子模块进行验证.结果显示:交叉结构模块的时序违例负总量(TNS)从-29. 0 ns降低到-1. 7 ns,最差时序违例量(WNS)从-53 ps减少到-38 ps,总设计规则检查错误数目从7094减少到352;交叉结构模块的总绕线长度从772076μm下降到442 066μm;其他模块的WNS和TNS分别提升了18. 37%和76. 50%.

摘要：针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题,该文提出了低功耗AAC LC解码器的ASIC设计,以极低的硬件代价完成了最基本的DAB+节目解码,加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化了反量化与IMDCT算法,使用了分时工作法,从而实现了低功耗。该设计的系统时钟为16.384 MHz,采用0.18μm CMOS工艺,功耗约为6.5 mW,并与DAB信道解码结合,通过了FPGA开发板上的实时验证,且完成了芯片的版图设计,芯片面积为14 mm2。

摘要：首先确定了三片式投影用 LCo S( L iquid Crystal on Silicon硅基液晶 )显示芯片器件物理结构及其电路组成框图 ,接着从芯片整体角度介绍了设计方法 ,详述了运用 Cadence EDA工具设计 L Co S显示芯片的具体策略和相应步骤 ,给出了 LCo S显示芯片的实际设计结果——芯片版图 ,最后给出了在国内流片 LCo S显示芯片的实际试片结果 。

摘要：对功率集成电路中耐压为60V,电流容量为2.5A的VDMOS进行了设计和仿真。在理论计算的基础上,分析了外延参数和单胞尺寸结构的设计优化方法。通过ISETCAD器件仿真软件,得出相关数据和终端结构,进而借助L-edit完成最终版图结构。

摘要：本文结合某一线半导体企业双重图形拆分EDA技术国产化项目实例加以阐述。双重图形拆分技术(DPT,Double Patterning Technique),是一种通过电子设计自动化(EDA,Electronic Design Automation)软件,实现将一层芯片版图合理拆分为两层版图的技术。拆分后的芯片版图层,将通过两次光刻工艺曝光(Litho-Etch-Litho-Etch)来实现芯片在晶圆上的制造。该技术广泛应用于14 nm及更先进的半导体技术节点的芯片关键层生产。用于先进半导体制造领域的DPT,不仅需要突破光刻机单次曝光极限,也需提供更为合理的拆分解决方案,以期对后续光学临近修正、光刻工艺更为友好,最终提高芯片制造良率。