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基于Liberate+Tempus的先进老化时序分析方案: 收藏
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引用; 《电子技术应用》2022年第8期48卷 60-64,69页; 作者：欧阳可青王彬魏琦鲁超陈俊豪李鸣霄深圳市中兴微电子技术有限公司广东深圳518055 移动网络和移动多媒体技术国家重点实验室广东深圳518055 上海楷登电子科技有限公司上海200000; 在先进工艺节点(7 nm,5 nm及以下)下,电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大,进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况,并针对性地设置时序裕量...; 在先进工艺节点(7 nm,5 nm及以下)下,电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大,进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况,并针对性地设置时序裕量,才能确保芯片在服役期限中可靠地运行。鉴于此,导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示,该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放,为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。; 来源：详细信息评论

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