摘要：随着摩尔定律的逐步失效,芯片制造工艺的提升愈发困难,芯片性能的提升面临“面积墙”问题,chiplet(芯粒)技术开始被广泛采用来解决此问题。然而,面向chiplet引入的架构设计参数,目前的体系结构模拟器面临新的挑战。为了能够探索chiplet架构的特定设计参数,现有工作通常只会为模拟器增加单一的功能,导致其难以用于探索多个参数对chiplet芯片的整体影响。为了能够较为全面地探索和评估chiplet芯片架构,该文基于现有gem5模拟器实现了面向通用处理器芯粒架构探索和评估的系统级模拟器(SEEChiplet)模拟器框架。首先,总结了现在chiplet芯片设计关注的3类设计参数,包括:(1)芯片cache系统设计;(2)封装方式模拟;(3) chiplet间的互连网络。其次,针对上述3类参数:(1)设计并实现了私有末级缓存系统,扩大了cache系统设计空间;(2)修改了gem5已有的全局目录,以适配私有末级缓存(LLC)系统;(3)建模了两种常见的chiplet封装方式以及chiplet间互连网络。最后,该文在SEEChiplet框架中进行了系统级的模拟评估,在被测chiplet架构通用处理器上运行操作系统及PARSEC 3.0基准测试程序,验证了SEEChiplet的功能,证明SEEChiplet可以对chiplet设计空间进行探索和评估。

摘要：基于可变电阻式随机存取存储器(ReRAM)的存算一体芯片已经成为加速深度学习应用的一种高效解决方案。随着智能化应用的不断发展,规模越来越大的深度学习模型对处理平台的计算和存储资源提出了更高的要求。然而,由于ReRAM器件的非理想性,基于ReRAM的大规模计算芯片面临着低良率与低可靠性的严峻挑战。多芯粒集成的芯片架构通过将多个小芯粒封装到单个芯片中,提高了芯片良率、降低了芯片制造成本,已经成为芯片设计的主要发展趋势。然而,相比于单片式芯片数据的片上传输,芯粒间的昂贵通信成为多芯粒集成芯片的性能瓶颈,限制了集成芯片的算力扩展。因此,该文提出一种基于芯粒集成的存算一体加速器扩展框架—SMCA。该框架通过对深度学习计算任务的自适应划分和基于可满足性模理论(SMT)的自动化任务部署,在芯粒集成的深度学习加速器上生成高能效、低传输开销的工作负载调度方案,实现系统性能与能效的有效提升。实验结果表明,与现有策略相比,SMCA为深度学习任务在集成芯片上自动生成的调度优化方案可以降低35%的芯粒间通信能耗。

摘要：设计了一种改进的2.5D芯粒可测性电路,电路的核心是位于中介层的灵活可配置模块(Flexible configu?rable modules,FCM),该模块基于IEEE 1838标准提出的灵活并行端口设计,采用双路斜对称设计结构,水平方向的两条线路可同时向左和向右传输控制信号以及测试数据,彼此独立互不干扰。与IEEE 1838灵活并行端口相比,FCM可以简化扫描测试配置步骤,满足水平双线路传输场景需求。仿真结果表明,基于FCM设计的2.5D芯粒测试电路可以实现对原有可测性设计(Design for test,DFT)测试逻辑的复用,满足芯粒即插即用的策略,提升测试的灵活性和可控性。

摘要：随着集成密度和单片处理速度的不断提升,芯粒集成系统封装(Chiplet SiP)中互连网络日趋复杂且信号与电源完整性、传输能耗问题日趋严重,芯粒与SiP外部的数据交换I/O(Input/Output)容量的提升遭遇瓶颈。为提升芯粒集成度、提高数据传输速率与准确率、降低系统功耗,根据芯粒间通信的最新标准通用芯粒互连技术(Universal chiplet interconnect express, UCIe),利用高速串行计算机扩展总线标准(Peripheral component interconnect express, PCIe)在高速数据存储及传输方面的技术优势,设计出一种芯粒高速I/O通信的架构,并用FPGA验证了此架构的可行性,为UCIe标准的落地提供了一种实现途径。

摘要：面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整均衡强度,采用去加重均衡的方式提高发射信号质量,最终降低码间干扰。本文设计采用CMOS 28 nm工艺设计,前端仿真结果表明,在0.9 V电压供电时,最大均衡强度为-3.7 dB,当32 Gbps的NRZ信号通过21 mm的信道时(16 GHz奈奎斯特频率处衰减为-2.37 dB),选择合适均衡强度后,输出波形眼图眼高为253 mV(71.8%),眼宽为27 ps(87%),仿真功耗仅为4.0 mW。

摘要：目前,芯片设计面临“面积墙”的挑战,这为芯片制造带来了高昂的流片成本。芯粒技术可以通过成熟的工艺制程制造较小面积的芯片,然后通过先进封装方式打破面积墙的限制,实现芯片的敏捷设计,降低设计成本。而设置多大的芯粒颗粒度可以满足芯片设计的灵活需求,是利用芯粒技术的一个核心问题。芯粒功能的划分也影响着芯粒间的互连结构,如何实现各功能芯粒间互连是最终实现芯片功能的关键。因此,本文综述国内外近年来对芯粒功能划分上的研究、在芯粒设计空间上的探索以及芯粒功能划分对芯粒间互连网络影响,并指出芯粒的设计方法学是未来芯粒技术发展的重要研究方向。

摘要：随着半导体工艺的发展,芯片工艺提升愈发困难,摩尔定律日趋放缓,而芯粒集成技术促进了多芯片封装的发展,有效地延续了摩尔定律。以2.5D、3D集成为主的芯粒异构集成芯片的测试方法与传统2D芯片测试有所不同,带来一些新的测试挑战。从当前芯粒测试的挑战分析入手,介绍了芯粒互联标准、互联测试和基于不同测试访问标准的可测性设计(DFT)方法,着重阐述各方法的优缺点以及相互之间的联系与区别,旨在帮助读者对芯粒测试技术进行系统性了解。

摘要：基于芯粒的2.5D和3D集成系统产品都具有大量的芯粒间互连,不可避免地会出现各种制造缺陷,互连测试对于提高2.5D和3D集成系统产品规模生产过程中的质量和产量至关重要。在研究传统的I-ATPG和真/补测试算法等互连测试方法的基础上提出了一种新的代码字编码方法,只需要4个代码字即可对所有矩形网络和六角网络进行代码字编码。设计了一种基于IEEE1838标准的芯粒集成系统测试架构,给出了一种典型的双芯粒互连电路并进行了测试和仿真验证,以系统性地介绍芯粒间互连测试技术。

摘要：在2019年底的“中国集成电路设计业2019年会”(ICCAD 2019)上,电子产品世界记者访问了EDA、设计服务厂商和代工厂的老总,请他们回顾和分析了2019年的热点,并展望了2020及未来的设计业下一个浪潮。

摘要：基于硅桥芯片互连的异构集成技术可以有效提高芯粒间局域互连密度,满足高性能计算对芯粒间高密度互连日益增长的需求。提出了一种硅桥芯片嵌入式高密度有机基板的制备技术,介绍了嵌入式基板封装结构设计和关键工艺,并建立了嵌入式基板结构仿真模型,对不同温度下应力分布进行了分析,通过可靠性试验重点检测了内嵌芯片边角。结果表明嵌入式基板制备工艺具有较好的可行性,可为硅桥芯片嵌入式高密度有机基板技术在国内的研究提供参考。