摘要：在前端设计技术进行了最后一次重要的创新性革新以后，芯片的复杂程度已经又提升了1000倍以上。对于开发集成度超过2亿5千万只晶体管的硅集成电路设计小组来说，这种情况更加加重了他们所面临的困难。今后设计类似复杂程度的SOC设计小组也将面临更为严重的困难。

摘要：在设计早期采取步骤保证质量,可以加快收敛,避免做出失败的硅片。

摘要：一个理想的综合技术必须能够处理巨大的数据量，这是因为芯片的复杂程度(门数)在不断增加。新的综合方法必须考虑到优化技术的根本转变，即转向建立面向全局的逻辑构造。而这种构造在整个后续的实现和逐步优化过程中，易于达到设计的快速收敛。

摘要：为简化和加速复杂IC的开发，Cadence设计系统公司（NASDAQ：CDNS）推出Tempus^TM时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨在帮助系统级芯片（SoC）开发者加速时序收敛，将芯片设计快速转化为可制造的产品。Tempus？时序签收解决方案代表了时序签收工具的一种新方法，它不仅使客户压缩时序签收收敛与分析的时间，实现更快流片（tapeout），同时又能减少不必要的对时序分析结果的悲观，降低设计的面积和功耗。

摘要：超深亚微米下SoC芯片的物理设计面临很多挑战性的难题,如果仅使用传统芯片设计流程,耗时长且难以达到设计收敛,必须探索新的设计方法学来加速设计进程.以一块0.18μm工艺下200万门的无线数据传输芯片为例,应对超深亚微米下新的设计挑战,论述了在布局规划、电压降、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端设计的效率和质量.

摘要：深亚微米下芯片的物理设计面临很多挑战,特别是对于超大规模的SOC,比如互连延迟(Interconnect delay)、信号完整性(SI)、电压降(IR-Drop)与电迁移(EM)、第三方IP集成,等等。应对这些问题,在后端设计流程上要有新的方法。文章以一块0.18μm工艺下200万门无线数据传输芯片的物理设计为例,介绍了其中的关键设计步骤和一些解决问题的方案,可为其他类似的设计提供参考。

摘要：赛灵思公司近日宣布面向最新Virtex^TM-5LXTFPGA平台推出完整的逻辑设计解决方案，包含升级版集成软件环境（ISETM）设计工具。Virtex^TM-5LXT FPGA平台是业内第一款提供硬代码PCI Express^TM端点和三重模式以太网媒体访问控制器（MAC）模快的FPGA。ISE8．2i提供独特的集成时序收敛环境和生产力增强功能，使用户充分领略到Virtex-5 LXT家族在连接性、性能和功率方面的优势。升级后的工具包括ISE^TM Foundation的8．2i版本最新服务包、ChipScope^TM Pro、PlanAhead^TM设计和分析工具。

摘要：Voltus IC电源完整性解决方案（Voltus IC Power IntegritYSolution）提供卓越性能的电源分析以满足下一代芯片设计的需要。VoltuSIC电源完整性解决方案利用独特的新技术并结合CadenceIC、Package、PCB和系统工具使设计团队在整个产品开发周期更好地管理芯片设计的电源问题，以取得更快的设计收敛。

摘要：Talus1．1版本引入了全新的TalusCOre技术，该技术通过利用微捷码的统一数据模型可在布线期间同时执行时序优化；此项技术的使用使得Talus1．1可提供具有更好性能和可预测性的更快整体设计收敛，从而不仅可大大增强设计师在更多设计中获得最好结果的能力，同时还可最大程度减少对用户干预的需要。

摘要：随着泄漏功耗成为待机模式下的主要能耗,降低泄漏功耗也成为客户实现节能的主要途径之一。故现有的实现流程中需要采用快捷的解决方案,不仅对设计收敛影响最小,还应尽可能地缩短执行的汇聚时间。建议的方案适合于那些采用双/三重Vth(阈值电压)技术、无需对现有RTL至GDS流程做任何修改的设计。