摘要：面向众核处理器提出一种访存链路接口的现场可编程门阵列(Field-Programmable Gate Array,FPGA)验证平台,用于对处理器访存链路关键部件进行功能及可靠性测试。提出片上读写激励自动产生与检查机制、以太网接口硬件用户数据报协议(User Datagram Protocol,UDP)协议栈和FPGA芯片间多通道并行链路三项关键技术并进行设计实现。实验结果表明提出的各项关键技术功能正确,不仅丰富了功能验证中随机激励产生及结果验证的手段,而且实现了对链路数据检错和多lane间延迟偏斜纠正逻辑的可靠性测试与评估。经过该平台验证的访存链路接口在实际芯片中通过了功能正确性测试,证明了验证的有效性。

摘要：针对"一个RISC主处理器核+几个专用协处理器核"结构的计算密集型SoC,设计一种以执行命令方式完成大块数据传输的高效访存结构。通过增加组传输和流水传输模式,对该结构进行优化。实验结果表明,该访存结构设计及优化方案的数据传输效率高、实现开销小,并且对同类SoC系统,该设计具有良好的适用性。

摘要：在参数化LogP模型（PLogP模型）的基础上，针对异构多核并行系统通用核和加速核的异构性、存储的层次化、并行执行的层次化特征，提出了新的层次化计算模型HmPlogP。该模型对异构多核并行系统的通信和访存进行了抽象，采用向量化参数表达并行系统不同层次的特征，能够预测加速核的执行开销并以此指导并行程序的设计和优化。实验结果表明，HmPlogP模型能有效地预测通用核的点到点通信时间和加速核的访存时间。

摘要：访存相关和访存冲突是向量计算机多端口存储器设计中所要解决的关键问题.本文分析了在单处理机系统中,具有四个端口,按交叉访问方式工作的多端口存储器的访存相关和访存冲突问题,并提出了解决这些问题的技术途径.

摘要：硬件数据预取技术可以有效提升处理器的访存性能,是申威处理器性能优化过程中亟需突破的一项技术。硬件开销和处理器架构的制约是硬件预取技术实现中的主要难点。借鉴学术界对硬件预取技术的研究成果和工业界的应用现状,紧密结合申威处理器的结构特点,研究了申威处理器硬件预取技术的实现方法。以流预取为例,在处理器核心面积增加0.97%的情况下,硬件预取技术的应用可以将目前申威处理器的整数性能平均提升5.17%,最高提升28.88%;浮点性能平均提升6.39%,最高提升30.11%。

摘要：为加速卷积神经网络的前向推理速度,提出一种针对卷积操作访存连续性的优化策略。在深度学习框架Caffe中,卷积以矩阵乘法的形式实现。Caffe卷积包含两个主要操作,分别是im2col和gemm。im2col称为image to columns,负责展开输入图像;gemm是general matrix-matrix multiplication的缩写,负责完成矩阵与矩阵之间的乘法运算。在以行优先的体系结构中,通过转置操作改变输入图像的数据排列,提升im2col和gemm的访存效率。实验结果表明,卷积操作的平均加速比在40%左右。

摘要：我生长在一个大家族里,仅父亲一辈儿就有哥儿八个,他们和祖辈们一样,年复一年地在荒原播洒汗水,春种秋收,流逝着时光。 我的三叔,是七个叔叔里最少言寡语的一个,但他很内秀,除了能做一手漂亮的农活儿外,他还是半个兽医,认些字,时常帮爷爷理财记账。 塞外的农时短,农闲时,三叔就放起夜马。