摘要：提出了一种基于FPGA的误码测试仪IP核的设计方案,该IP核主要由发端模块和收端模块2部分构成:发端模块主要完成序列产生和时钟产生,不同序列长度的伪随机码码型可选,丰富了测试内容,并可手动插入误码,使得测试更接近于实际环境;收端模块主要完成序列同步和序列比对,并可实现智能失同步检测和置位,提高了误码仪的自愈能力。该误码仪IP核具有使用简单、测试内容丰富、误码测试结果准确等特点,最后给出了仿真结果。

摘要：设计了基于FPGA的E3速率等级的误码仪(E3-BER),由伪随机码产生模块、两路信号比较模块、计数模块和显示模块4部分构成,分别用E3-BER和SDH分析仪(ANT-5)测试了基于FPGA的SDH E3复用/解复用系统,在相同的测量时间内(1星期),误码均为0。测试结果间接验证了设计的正确性。

摘要：本文设计主要分为误码仪硬件电路的设计和FPGA内部功能的软件设计两个部分,硬件设计主要是FP-GA的外围电路设计,RS232电路设计,E2PROM电路设计以及按键和指示灯等;软件设计主要是实现了传输速率在1～24MHz内8种速率可调、29-1位、215-1位、223-1位3种序列长度的伪随机码码型可选、可手动发送误码、误码检测以及FPGA片外资源总体控制等误码仪主要功能。

摘要：误码仪(biterrorratetester,BERT)是数字通信系统性能测试的重要仪器。本文设计的可编程误码仪主要由发端设备和收端设备两部分构成:发端设备主要完成序列产生和时钟产生;收端设备主要完成序列同步和序列比对。误码仪选用了单片机和FPGA作为核心器件,提高它的再升级和可移植能力。本文设计的可编程误码仪具有使用简单、测试内容丰富、误码测试结果显示直观、准确等特点。

摘要：提出了一种基于89C 55W D的误码仪控制方案。首先介绍了误码仪M CU的整体功能要求,接着提出了系统中各芯片的选择、片选和中断分配方案以及系统的整体硬件电路设计,然后阐述了系统中各个模块完成的相应功能,最后简单地说明了系统软件设计的各任务调度。

摘要：设计了一种基于EPF10KRC208-4的误码仪,该设计充分利用了FPGA强大的可编程能力和丰富的资源,以及软件开发平台QuartusⅡ的完备功能,具有体积小巧、携带方便、测量精确等优点。其核心部分分别采用了逐位比较法和移位寄存器法,并在仿真过程中设置了多种误码情况进行对比。最后,根据仿真结果分析了方案的可行性和两种方法的优缺点。

摘要：误码率测试仪用于通信系统的可靠性检测中，是检验数据传输质量的重要工具，也是通信系统性能测试及故障诊断的重要设备。传统的误码仪基于CPLD和CPU协同工作，结构复杂。目前市场上的误码仪多为国外产品，价格比较昂贵，操作复杂，维修困难。但在实际通信系统产品开发中，一般并不需要很复杂的误码仪分析功能，所以设计一个简易的误码仪即可满足需求，也可根据实际需要进行升级，方便灵活、经济实用。

摘要：实现了一种基于FPGA的误码仪内核设计,利用FPGA芯片内部的PLL提供高速全局时钟,使用硬件编程语言VHDL编程实现了传输速率在1～20 Mb/s内分段可调,29-1位、215-1位、223-1位3种序列长度的伪随机码码型可选,可手动发送误码以及智能失同步置位的误码检测等误码仪主要功能,并在最后给出了仿真结果.