摘要：随着MOS器件尺寸缩小,可靠性效应成为限制器件寿命的突出问题.PMOS晶体管的负偏压温度不稳定性(NBTI)是其中关键问题之一.NBTI效应与器件几何机构密切相关.本文对不同宽长比的65nm工艺PMOSFET晶体管开展了NBTI试验研究.获得了NBTI效应引起的参数退化与器件结构的依赖关系,试验结果表明65nm PMOSFET的NBTI损伤随沟道宽度减小而增大.通过缺陷电荷分析和仿真的方法,从NBTI缺陷产生来源和位置的角度,揭示了产生该结果的原因.指出浅槽隔离(STI)区域的电场和缺陷电荷是导致该现象的主要原因.研究结果为器件可靠性设计提供了参考.

摘要：阐述MOS器件的尺寸逐渐缩小,器件可靠性问题日益突出,特别是PMOS负偏压温度不稳定性(NBTI),逐渐成为影响器件可靠性的关键问题之一。探讨PMOS NBTI效应,设计一系列实验。结果表明,在PMOS源漏结形成过程中,增加F离子注入,以及引入拉应力的氮化硅刻蚀阻挡层,可以有效改善PMOS NBTI寿命。

摘要：自旋转移力矩磁随机存储器(STT-MRAM)是存内计算体系结构中非易失性存储器的热点器件。随着器件尺寸的减小,STT-MRAM电路性能会因为工艺电压温度的变化而退化,电路中的PMOSFET也因为负偏压温度不稳定性(NBTI)引发的退化越来越严重。为降低NBTI效应造成的PMOSFET性能退化以及工艺电压温度变化对STT-MRAM读取电路的影响,本文设计了一款包含开关器件的读取灵敏放大器,仿真结果表明所设计的灵敏放大器可有效降低NBTI对PMOSFET特性的影响,同时降低了电路对工艺变化的灵敏度。

摘要：应用负偏置温度不稳定性(negative bias temperature instability,NBTI),退化氢分子的漂移扩散模型,与器件二维数值模拟软件结合在一起进行计算,并利用已有的实验数据和基本器件物理和规律,分析直流应力NBTI效应随器件沟道长度、栅氧层厚度和掺杂浓度等基本参数的变化规律,是研究NBTI可靠性问题发生和发展机理变化的一种有效方法.分析结果显示,NBTI效应不受器件沟道长度变化的影响,而主要受到栅氧化层厚度变化的影响;栅氧化层厚度的减薄和栅氧化层电场增强的影响是一致的,决定了器件退化按指数规律变化;当沟道掺杂浓度提高,NBTI效应将减弱,这是因为器件沟道表面空穴浓度降低引起的;然而当掺杂浓度提高到器件的源漏泄漏电流很小时(小泄露电流器件),NBTI效应有明显的增强.这些结论对认识NBTI效应的发展规律以及对高性能器件的设计具有重要的指导意义.

摘要：提出一种用二维器件数值模拟和负偏压温度不稳定性(negative bias temperature instability,NBTI)模型联合计算的方法,分析NBTI效应产生的界面电荷对pMOS器件栅氧化层电场和沟道空穴浓度的反馈作用.通过大量计算和比对分析现有实验得出:当NBTI效应产生较多的界面电荷时,由于界面电荷反馈,pMOS器件的NBTI退化将有一定程度的减小.这种退化减小是一种新的退化饱和机制,对不同类型器件的寿命具有不同的影响.在低NBTI器件中,界面反馈对器件寿命曲线的变化影响不大,器件寿命曲线趋向满足指数变化规律.在高NBTI器件中,界面反馈使得寿命曲线变化基本满足幂指数变化规律.

摘要：器件的负偏压温度不稳定性(Negative bias temperature instability,NBTI)退化依赖于栅氧化层中电场的大小和强反型时沟道空穴浓度,沟道掺杂浓度的不同显然会引起栅氧化层电场的变化。栅氧化层的厚度不仅影响栅氧化层电场,而且会影响沟道空穴浓度,因而,改变沟道掺杂浓度和栅氧化层厚度会引起NBTI退化的不同。首先利用pMOSFETS器件的能带图和NBTI的退化模型,推导出了器件NBTI随器件参数变化的公式,并修订了NBTI的数值模拟方法,然后分别利用理论计算和数值模拟的方法对不同器件参数、相同阈值电压的器件进行定量地计算和仿真,继而总结出一种分析器件NBTI退化的应用模型,可对集成电路和器件的可靠性设计提供指导。

摘要：负偏压温度不稳定性(NBTI)效应已成为影响数字电路设计的重要可靠性问题之一。首先讨论了PMOS晶体管中NBTI效应对数字电路的影响,提出针对不同工艺PMOS管中NBTI效应建模的流程,设计了一种基于SPICE模型的NBTI仿真模型。该模型能够通过Cadence软件调用,并在实际的数字电路设计中进行动态仿真,预测NBTI效应对电路性能的影响。基于该建模流程,在Cadence软件中对基于40nm工艺的一级两输入与非门和四十级反相器组成的环形振荡器进行仿真。仿真结果表明,该模型能够对不同工艺下PMOS管中的NBTI效应进行准确、有效地仿真,为数字电路的可靠性设计提供保障。

摘要：为检测负偏压温度不稳定性(NBTI)效应导致的微处理器中组合逻辑路径延迟的增大,设计了一种可感知微处理器核NBTI效应的混合结构检测模块。检测模块包括老化延时探测模块及测量模块,能够准确测量NBTI效应造成的电路延时增量;相比于传统单一的延迟线结构,其面积开销降低40%。所设计的结构在ISCAS与OR1200核上实验,延时测量精度达到94%以上,可为微处理器的可靠性设计提供细粒度的防护。

摘要：基于45nm PTM模型,采用Hspice对基本逻辑门进行了仿真,并使用Matlab对仿真数据进行了三维延迟曲面拟合。在这些仿真基础上,建立了关于输入信号翻转时间t_i、输出负载电容C_L、阈值电压变化量ΔV_(th)的传播延迟t_p和输出翻转时间to的计算模型。采用时延模型对基准测试电路ISCAS85-C17进行了计算,并将计算结果与Hspice仿真数据进行了对比。结果表明,在仿真范围(t_i=0~100ps,C_L=0~2fF,ΔV_(th)=0~50mV)内,该时延模型计算值与仿真数据的相对误差在±10%以内。该模型及其计算方法可适用于大规模数字IC的可靠性设计。

摘要：集成电路老化的影响,随着集成工艺尺寸越来越小而越来越明显。其主要影响表现在增加了电路元件的输入-输出信号的延迟,从而降低了电路工作能力。提出一种基于标准库单元的老化监测,并介绍本设计的简单性和灵活性。设计集成电路时可以设计使用不同的老化监测模块,通过阅读放置在每个监控寄存器中的"年龄代码"来确定电路元器件的"年龄",从而预防和监测电路的故障。