摘要：近年来汽车FMCW雷达广泛应用于新能源及智能网联领域,来测量外部目标的相对间距和速度。针对当前FMCW雷达系统灵敏度差、缺少灵活性、测量范围窄的问题,设计了一种应用于FMCW雷达领域的超前进位全数字锁相环。根据雷达对物体距离和速度的测量原理,采取集成电路芯片技术实现了对该环路结构的设计,利用Matlab软件搭建环路系统Z域模型并进行了稳定性分析对比,通过硬件描述语言(VHDL)编写环路程序,并联合调用Modelsim软件完成了仿真试验,最后结合仿真结果在硬件上验证设计的准确性。实验结果表明,基于超前进位的全数字锁相环有效提高了锁相频率,降低了系统延时,大幅度拓展了调频范围。

摘要：提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932 ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器.

摘要：在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA(Carry Look-ahead Adder)块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。

摘要：利用直观的图形方法研究了不同于传统超前进位函数的其它传递函数,这些新的传递函数同样能实现超前进位.在此基础上,对现行的超前进位发生器、超前进位加法器的逻辑电路提出改进意见.

摘要：本文介绍了用原理图输入方法设计一款图象处理ASIC芯片中乘加单元的核心运算部件——32位超前进位加法器,出于速度(时延)和面积折衷优化考虑,它以四位超前进位加法器和四位超前进位产生器为基本设计单元级联而成,因此该电路具有速度和面积的折衷优势。选择原理图输入方法,是考虑到本电路复杂度不高,而原理图输入可控性好,效率高,可靠性强且直观,可以熟悉较底层的结构。文章先给出电路的设计实现,并且是先设计四位超前进位加法器,再提出32位超前进位加法器的设计思想和设计原理,然后再通过测试文件的逻辑验证正确。本设计的所有内容,都将在SUN工作站上Cadence工具SchematicComposer中完成。

摘要：加法器作为数字电路中的重要组件,其计算速度对系统性能至关重要。本文对加法器电路进行了深入研究,基于4进制Kogge-Stone树结构和多相时钟控制改进后的多米诺动态电路,设计了一种64位超前进位加法器,并完成全定制版图设计。该加法器采用55nm CMOS工艺,在3.7 GHz的时钟频率下,关键路径延时为372 ps,平均功耗为24.47 mW,功耗延时积为9.1 pJ,版图总面积约为29482μm2。这些结果显示,所提出的设计方案在性能方面取得了显著的改进。它不仅提高了加法器电路的计算速度,还有效降低了功耗和占用的芯片面积。

摘要：加法器是处理器的一个基本功能部件,随着处理器频率的不断提高,对加法器也提出了更高的要求。超前进位(CLA)是最快的加法器之一。提出了一种新的改善超前进位加法器性能的方法,用DC对4种CLA进行了综合,结果表明与目前已有的CLA相比,提出的CLA速度更快,面积更小,并给出了统计数据。

摘要：量子全加器是量子计算机的基本单元,为了减少能耗,降低构造成本及物理实现难度,本文提出一种新型 n 位量子全加器,使用 3n 个CNOT(Controlled NOT)门和 2n -1个Toffoli门实现 n 位量子加减法,采用超前进位方式,不含进位输入,通过最高溢出标志位判断加法的进位和减法的正负号,标志位不参与高低位计算,不增加电路延时,适合 n 位量子并行计算.随机生成4、8、16和32位数分别进行加减仿真操作,验证了全加器的正确性.该全加器量子代价较低,结构简单,有利于提高集成电路规模和集成度.

摘要：为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。

摘要：提出了一种适合FPGA高效运算的专用进位链结构。基于应用范围方面的考虑,我们先对典型的行波进位做了一定的改进,目的是增强逻辑模块的功能实现能力和提高运算速度。提出进位链设计的策略,设计一种基于高效加法器像选择进位、超前进位的进位新结构。结果表明这种优化设计提高了芯片的运算速度,同时比现有的结构要快2倍左右。