摘要：本文根据神经网络本身的错误弹性和层内过滤器相似性提出了一种近似容错设计,把过滤器划分成不同校验组进行不精确校验,保证严重错误被检出并恢复。通过优化过滤器-计算单元映射使校验流程与脉动阵列数据流契合,相较于传统双模冗余,本文提出的容错设计可以降低73.39%的性能开销。

摘要：片上网络已成为众核处理器互连网络的标准范式。然而,随着电源电压的逐渐降低,工艺尺寸的逐渐缩减,片上网络中出现软错误的概率逐渐增大。错误纠正码常用于容软错误的片上网络路由器设计中。然而,传统的路由器设计往往只采用汉明码进行纠错,这样的设计结构简单却存在纠错能力不足的问题。提出了一种基于错误纠正码的混合加固容软错误路由器设计方案,该设计方案的核心思想是,依据信息位重要性的不同,采取不同的容错码设计,实现了路由器可靠性与容错开销之间的权衡。实验结果显示,该设计方案相较于基准设计在合成流量和PARSEC benchmark下实现了系统可靠性的提升;同时,硬件综合结果也表明该设计方案可以缩短4%的关键路径延迟。

摘要：随着CMOS集成电路工作频率和工艺的提升,深纳米级电路在高辐射空间环境中也越来越容易受到辐射粒子撞击引起的软错误影响。本文提出了一种低成本的quadruple-node-upsets(QNUs)容忍锁存器设计LCQNUTL,由三个独立的存储单元SC和拦截模块CG-SIM组成。SC内部两个二元反相器DI进行反馈互锁组成一个环路,通过Dual-inverter(DI)的特性达到实现SC单元可以单节点翻转的自恢复能力;再通过CG-SIM将存储单元SC中的部分错误节点进行过滤,所提出的LCQNUTL锁存器可以完全容忍QNU。仿真结果也验证了LCQNUTL锁存器的鲁棒性。与目前相同类型的QNU容忍锁存器设计相比,功耗平均降低53.21%,延迟平均降低53.83%,PDP平均降低77.27%。

摘要：投票类分类器广泛应用于多种人工智能(Artificial Intelligence,AI)场景,在其电路系统中,用于存储已知样本信息的存储器易受到辐射、物理特性变化等多种效应影响,引发软错误,继而可能导致分类失败。因此,在高安全性领域应用的AI分类器,其存储电路需要进行容错设计。现有存储器容错技术通常采用错误纠正码,但面向AI系统,其引入的冗余会进一步加剧本就面临挑战的存储负担。因此本文提出一种零冗余存储器容错技术,采用纠正错误对分类结果的负面影响而非纠正错误本身的设计思想,利用错误造成的数据翻转现象恢复出正确的分类结果。通过对k邻近算法进行实验验证,本文提出的技术在不引入任何冗余的情况下可达到近乎完全的容错能力,且相比于现有技术,节省了大量硬件开销。

摘要：随着集成电路特征尺寸的不断缩减,存储电路中单粒子效应造成的多节点翻转的概率越来越大,严重影响了电路的可靠性。因此,为了增加存储电路的抗辐射加固能力和可靠性,提出一种三节点翻转加固锁存器TNUTL。该锁存器使用双模冗余和输入分离C单元实现100%三节点翻转容忍能力。钟控技术和传输门的使用有效降低了锁存器的功耗和延迟。32 nm CMOS工艺下的仿真结果表明,所提出的锁存器对比同类型结构平均降低了36.84%的功耗和65.31%的延迟,以及82.13%的功耗延迟积。

摘要：【目的】随着半导体技术的发展,集成电路特征尺寸不断缩小,导致其对软错误更加敏感,因此需要对集成电路存储单元进行加固。【方法】使用Hspice进行实验与仿真,基于PTM32nm CMOS工艺,提出了一种低开销的三节点翻转容忍锁存器结构。【结果】该锁存器包含2个单节点自恢复模块、1个二级错误拦截模块、3个传输门。每个自恢复模块由1个施密特触发器和1个钟控的施密特触发器组成,首尾相连形成环形结构,有效地实现了三节点翻转的容忍。【结论】仿真结果表明:与现有的其他功能相同的锁存器相比,所提出的锁存器具有完整的三节点容忍能力,并且将功耗、延迟、面积、功率延迟积分别降低了约37.58%、41.25%、27.77%、75.83%。

摘要：卷积神经网络(Convolutional Neural Networks,CNN)凭借其优越的并行处理能力,在医疗健康、无人驾驶、人脸识别等领域得到了广泛应用.现场可编程门阵列(Field Programmable Gate Array,FPGA)的灵活性使其适于CNN的硬件实现.然而随着工艺尺寸减小,软错误对FPGA的影响变得不容忽视.为了更好地研究基于FPGA的CNN异构加速器的可靠性,对其在关键任务中的设计给出参考性指导,提出了不同深度和宽度的网络拓扑,并对基于其设计的加速器进行了大量故障注入实验.通过分析实验中数据集、网络深度、宽度和资源开销对软错误恢复能力的影响,得出以下结论:使用高复杂度的数据集和增加网络深度会使CNN加速器抗软错误性能降低;而网络宽度的增加虽然会增大开销,但加速器并未因此获得更高的错误率,可靠性反而有所提升.

摘要：在纳米级制造工艺下以及在航天等特殊应用场合中,可靠性将是处理器设计中的一个重要考虑因素.以龙芯1号处理器为研究对象,探讨了处理器可靠性设计中的故障注入方法,并提出了一种同时运行两个处理器RTL模型的故障注入与分析方法,可以实现连续快速的处理器仿真故障注入.在此基础上,进一步分析了龙芯1号处理器的软错误敏感性,通过快速注入大约30万个软错误,保证了分析结果具有较好的统计意义,可以有效指导后续的容错与可靠性设计.

摘要：针对SRAM(Static Random Access Memory)型FPGA单粒子翻转引起软错误的问题,该文分析了单粒子单位翻转和多位翻转对布线资源的影响,提出了可以减缓软错误的物理设计方法。通过引入布线资源错误发生概率评价布线资源的软错误,并与故障传播概率结合计算系统失效率,驱动布局布线过程。实验结果表明,该方法在不增加额外资源的情况下,可以降低系统软错误率约18%,还可以有效减缓多位翻转对系统的影响。

摘要：随着深亚微米工艺的广泛应用,持续攀升的软错误率对宇航设备的电路可靠性造成了极大影响。针对现有冗余防护技术面积开销大的不足,将概率统计的思想运用到有限状态机(FSM)的软容错设计上,提出了选择部分状态冗余的容错方法。在Markov链模型的基础上,计算出各状态概率,从而为状态冗余提供依据。与未经选择状态冗余的电路相比,以平均增加14.9%的面积开销为代价,这种电路可屏蔽87.6%的时序逻辑单翻转(SEU)。