摘要：利用复制码(duplicated code)和汉明码(Hamming code)实现了一种新的容错加法器结构,对比之前提出的各种自检测(self-checking)加法器,该结构具有能在不需要重新计算的前提下,同时纠正出现在进位逻辑和求和逻辑上的软错误的特点.另一方面,该结构适用于各种利用基于行波进位的加法器结构,如旁路进位加法器、线性进位选择加法器和平方根进位选择加法器,并适合在汉明码校验的数据通路中工作.仿真结果表明,能有效地修正在进位逻辑上产生的多位软错误(soft error)和产生在求和逻辑上的单个软错误.

摘要：提出了一种抗辐射加固12T SRAM存储单元。采用NMOS管组成的堆栈结构降低功耗,利用单粒子翻转特性来减少敏感节点,获得了良好的可靠性和低功耗。Hspice仿真结果表明,该加固SRAM存储单元能够完全容忍单点翻转,容忍双点翻转比例为33.33%。与其他10种存储单元相比,该存储单元的面积开销平均增加了3.90%,功耗、读时间和写时间分别平均减小了34.54%、6.99%、26.32%。电路静态噪声容限大且稳定性好。

摘要：半导体器件软错误的发生具有几率低、间隔时间长的特点。资源有限条件的下实现对器件软失效率的评估需要借助放射源加速的方法,即加速软失效率测试。作为改进设计和工艺以降低软失效率的前提,就测试方法稳定性进行了系统研究。通过对两种不同制程的静态随机存储器芯片(SRAM)进行α粒子加速软失效率测试,提出了确保α粒子加速测试稳定的方法。基于相同测试条件下多次测量结果变化和测试时间的关系,给出了合理的加速软失效测试的时间推荐值,保证了测试结果的有效性。

摘要：一步大数逻辑可译码(One-Step Majority Logic Decodable,OS-MLD)可用来促进存储器恢复单粒子翻转引起的软错误.其中,大数逻辑门(Majority Logic Gate,MLG)在译码电路中起着非常重要的作用,然而目前已提出的MLG电路需要极大的硬件开销.针对这一问题,本文提出一种新型MLG电路,该电路由PMOS管构成的上拉网络、NMOS管构成的下拉网络以及一个反相器构成.利用Cadence软件进行仿真验证可知,该电路不仅能够实现正常的大数逻辑功能,在功耗、延时、面积等性能指标方面也均优于现有的电路结构.同时,将所设计的MLG应用到OS-MLD中,结果表明,所提出的MLG对于该编码应用是有效的.

摘要：随着特征尺寸的不断减小,CMOS集成电路更容易受到软错误的影响,可靠性设计已成为处理器设计中的重要考虑因素之一。基于对RISC-V特权级别、系统上下文、映射方法的研究,提出了一种面向RISC-V处理器的检查点和回滚恢复方法,并基于此实现了一种面向RISC-V的检查点和回滚恢复容软错误架构。在基于Artix-7开发板实现的e203 RISC-V内核中对该容错架构进行了仿真试验。试验结果表明,所提方法可以实现预期的容软错误功能,提高了RISC-V处理器的可靠性。

摘要：在太空辐射环境中存在各种宇宙射线和一些高能粒子,其中单粒子翻转(SEU)效应是引起存储器软错误的重要因素,降低了数据传输的可靠性,因此成为当前集成电路抗辐射加固设计的研究重点之一。标准的纠错编码(ECC)设计冗余度将占用超过50%的存储量,该设计基于缩短汉明码的原理实现了对32位存储器采用7位冗余码进行纠错编码的SEC-DED加固设计,在资源上得到了优化;同时从概率的角度分析了可靠性的理论基础,通过编码可靠性可以提高3到6个数量级。

摘要：随着半导体生产工艺的不断进步,以单粒子效应为主的软错误已经成为影响集成电路可靠性的主要因素之一。在当前生产工艺下,不但应用在航空航天,高能物理等环境下的集成电路需要针对性的保护设计,一般条件下应用的民用设计也需要考虑这方面的影响。本文通过一系列手段对一款32位嵌入式微处理器进行了加固,使其具备了抗单粒子效应的能力。通过模拟验证,与未加固的处理器对比,处理器加固后的错误率有了极大的下降,从而证明了加固方法的有效性。

摘要：随着集成电路工艺水平的提高,软错误逐渐成为影响电路可靠性的主要因素.针对这种情况,提出了一种低开销的SEU锁存器加固结构.该结构基于C单元加入了反馈回路来保证电路的可靠性和减少电路在功耗延时上的开销.仿真结果证明了结构设计的可靠性,对比于前人提出的经典容错结构,本锁存器设计在容错能力上有了很大的进步,且大大减少了开销.

摘要：在高速电路设计中,动态逻辑电路应用十分广泛。但由于缺乏内在的上拉恢复路径,动态逻辑电路对单粒子效应极其敏感。因此,相比静态逻辑电路,它们在可靠性要求较高的应用中缺乏吸引力。因此,基于版图布局技术,提出了两个抗单粒子效应的动态逻辑电路设计。因为敏感节点之间的电荷共享效应,单粒子瞬态脉冲得到抑制。仿真结果和实验数据验证了它们具有更高的防止单粒子效应错误的能力。

摘要：随着集成电路特征尺寸进入纳米级,高能粒子造成的软错误已对电路的正常工作构成严重威胁。流水线电路具有工作频率高、时序单元数量多的特点,易受软错误影响。本文对时序单元进行容错性能分析,并结合流水线电路的特点,利用新型容错时序单元结构,提出了一种容软错误的流水线电路设计方案。