摘要：随着芯片集成度和印刷电路板复杂度的不断提高,边界扫描测试技术在芯片故障检测中的应用越来越广泛。该文在分析IEEE JTAG标准和并口标准的基础上,设计开发了边界扫描测试软件。引入Access为后台数据库,实现了多种芯片的故障检测功能;介绍了边界扫描测试的基本原理和结构;讲述了BST软件设计中精确时钟控制、管脚查找、显示管脚波形等设计方法。以Altera的ep1c6q240器件为例,介绍了整个边界扫描测试过程。

摘要：基于IP的So C设计能够有效提高设计效率,降低成本,是当前超大规模集成电路设计的主流解决方案。Ser Des作为一种复杂数模混合IP,可实现高速数据的接收与发送。文中针对So C芯片中Ser Des的PAD测试问题,提供两种改进的边界扫描测试技术,包括利用Ser Des自带的边界扫描测试电路将多个Ser Des进行串行测试,以及将Ser Des定义为一个PAD连接到顶层边界扫描链进行集成测试。文中基于SMIC 40 nm工艺,在一款自主设计的多核So C芯片中,应用Synopsys公司BSD Compiler工具实现了上述技术的电路设计,网表级仿真结果证明该方案的可行性和有效性。

摘要：可测试性设计(Design-For-Testability,DFT)已经成为芯片或系统设计中不可或缺的重要组成部分.它通过在芯片的逻辑设计中加入测试逻辑单元提高芯片的可测试性.本文介绍了边界扫描技术及其IEEE1149.1标准.包括其基本原理、硬件和测试策略,以期引起同行对BST这一在国内尚属发展阶段的技术的广泛关注.

摘要：本文在阐述边界扫描测试原理的基础上,重点讨论了所开发的一种用于边界扫描测试的虚拟仪器。系统通过计算机并口构建JTAG控制器,依靠软件生成符合IEEE1149.1标准的测试序列;并充分利用计算机的计算、显示和存储功能,实现了虚拟仪器操作面板和故障诊断算法。同时,以一个逻辑分析模件的可测性设计再开发过程为例说明系统的使用方法,展现了虚拟仪器的有效性和实用性。

摘要：分析了边界扫描测试技术的工作机制对测试主控系统的功能需求 ,提出了一种基于微机PCI总线的低成本边界扫描测试主控系统的硬件设计方案 .该系统以PC机为平台 ,以用CPLD器件实现的JTAG主控器生成满足IEEE114 9.1协议的边界扫描测试信号 ,并用普通的SRAM实现存储器共享 .仿真表明 ,该系统产生的测试信号完全满足IEEE114 9.1协议的时序要求 ,可用于IC或PCB的边界扫描测试 ,以及进行边界扫描测试的研究和实验 .

摘要：边界扫描技术是标准化的可测试性设计技术,它提供了对电路板上器件的功能、互连及相互间影响进行测试的一类方法,极大地方便了对于复杂电路的测试。文中针对某设备分机具体的待测电路,遵循IEEE1149.1标准,结合FPGA芯片的BSDL文件进行边界扫描测试设计,理解和掌握其设计原理、数据结构,并实现板级测试与ATE的接口。

摘要：将边界扫描技术与网络技术结合,解决高密度电路系统特别是混合信号电路及复杂测试环境带来的测试问题,可实现远程测试与故障诊断;设计了一种基于网络的混合信号边界扫描测试软硬件系统,硬件部分设计了边界扫描测试控制器、网络接口电路并实现了硬件底层驱动程序,软件部分实现了边界扫描测试系统程序和网络接口功能函数;对被测电路进行测试验证,测试结果表明系统可完成混合电路的远程边界扫描测试,具有较好的应用前景。

摘要：这是一篇关于可与数字专用集成电路(ASIC)的设计结合在一起的边界扫描测试技术概念的综合性文章。本文包括了IEEE可测性标准1149.1——可在设计、开发数字ASIC及系统的过程中实行的边界扫描测试技术——的特性及讨论。这些测试技术可以用于测试系统中的数字ASIC器件、装有器件的多层印刷电路板(PCB)及多芯片模块(MCM)。

摘要：为有效检测电路板焊接质量与器件质量,实现高精度的故障定位,提出了基于边界扫描技术与功能测试技术的解决方案。在显示产品设计中,开展可测试性设计,形成完整的边界扫描测试链;针对VRAM器件特点,提出了基于DRAM的测试方法,并设计相应的测试模型。最终,实现了对电路板的边界扫描测试,快速完成了对显示器件质量与焊接质量的有效检测。边界扫描技术与功能测试的结合,可以扩展边界扫描技术的应用范围,实现了更高的测试覆盖率。

摘要：边界扫描技术是一种完整的、标准化的可测性设计方法 ,它提供了对电路板上元件的功能、互连等进行测试的一种统一方案 ,极大地提高了系统测试的效率。本文详细介绍了边界扫描测试的原理、结构 ,讨论了边界扫描测试技术的应用。